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authorJordan Crouse <jcrouse@codeaurora.org>2016-11-28 14:28:26 -0500
committerRob Clark <robdclark@gmail.com>2016-11-28 15:14:11 -0500
commitbcc188b77d3e7d77fc7efd5feab148707e095b77 (patch)
treef1c68f8dc1342affd4aeb867433c570317eabbaf
parenta26ae754b0ac086151b84a2e8db10b3e98096f2d (diff)
drm/msm: gpu: Cut down the list of "generic" registers to the ones we use
There are very few register accesses in the common code. Cut down the list of common registers to just those that are used. This saves const space and saves us the effort of maintaining registers for A3XX and A4XX that don't exist or are unused. Signed-off-by: Jordan Crouse <jcrouse@codeaurora.org> Signed-off-by: Rob Clark <robdclark@gmail.com>
Diffstat
-rw-r--r--drivers/gpu/drm/msm/adreno/a3xx_gpu.c80
-rw-r--r--drivers/gpu/drm/msm/adreno/a4xx_gpu.c76
-rw-r--r--drivers/gpu/drm/msm/adreno/adreno_gpu.h59
3 files changed, 0 insertions, 215 deletions
diff --git a/drivers/gpu/drm/msm/adreno/a3xx_gpu.c b/drivers/gpu/drm/msm/adreno/a3xx_gpu.c
index 0f55f9beee91..a224fdbcb5f0 100644
--- a/drivers/gpu/drm/msm/adreno/a3xx_gpu.c
+++ b/drivers/gpu/drm/msm/adreno/a3xx_gpu.c
@@ -426,91 +426,11 @@ static void a3xx_dump(struct msm_gpu *gpu)
426} 426}
427/* Register offset defines for A3XX */ 427/* Register offset defines for A3XX */
428static const unsigned int a3xx_register_offsets[REG_ADRENO_REGISTER_MAX] = { 428static const unsigned int a3xx_register_offsets[REG_ADRENO_REGISTER_MAX] = {
429 REG_ADRENO_DEFINE(REG_ADRENO_CP_DEBUG, REG_AXXX_CP_DEBUG),
430 REG_ADRENO_DEFINE(REG_ADRENO_CP_ME_RAM_WADDR, REG_AXXX_CP_ME_RAM_WADDR),
431 REG_ADRENO_DEFINE(REG_ADRENO_CP_ME_RAM_DATA, REG_AXXX_CP_ME_RAM_DATA),
432 REG_ADRENO_DEFINE(REG_ADRENO_CP_PFP_UCODE_DATA,
433 REG_A3XX_CP_PFP_UCODE_DATA),
434 REG_ADRENO_DEFINE(REG_ADRENO_CP_PFP_UCODE_ADDR,
435 REG_A3XX_CP_PFP_UCODE_ADDR),
436 REG_ADRENO_DEFINE(REG_ADRENO_CP_WFI_PEND_CTR, REG_A3XX_CP_WFI_PEND_CTR),
437 REG_ADRENO_DEFINE(REG_ADRENO_CP_RB_BASE, REG_AXXX_CP_RB_BASE), 429 REG_ADRENO_DEFINE(REG_ADRENO_CP_RB_BASE, REG_AXXX_CP_RB_BASE),
438 REG_ADRENO_DEFINE(REG_ADRENO_CP_RB_RPTR_ADDR, REG_AXXX_CP_RB_RPTR_ADDR), 430 REG_ADRENO_DEFINE(REG_ADRENO_CP_RB_RPTR_ADDR, REG_AXXX_CP_RB_RPTR_ADDR),
439 REG_ADRENO_DEFINE(REG_ADRENO_CP_RB_RPTR, REG_AXXX_CP_RB_RPTR), 431 REG_ADRENO_DEFINE(REG_ADRENO_CP_RB_RPTR, REG_AXXX_CP_RB_RPTR),
440 REG_ADRENO_DEFINE(REG_ADRENO_CP_RB_WPTR, REG_AXXX_CP_RB_WPTR), 432 REG_ADRENO_DEFINE(REG_ADRENO_CP_RB_WPTR, REG_AXXX_CP_RB_WPTR),
441 REG_ADRENO_DEFINE(REG_ADRENO_CP_PROTECT_CTRL, REG_A3XX_CP_PROTECT_CTRL),
442 REG_ADRENO_DEFINE(REG_ADRENO_CP_ME_CNTL, REG_AXXX_CP_ME_CNTL),
443 REG_ADRENO_DEFINE(REG_ADRENO_CP_RB_CNTL, REG_AXXX_CP_RB_CNTL), 433 REG_ADRENO_DEFINE(REG_ADRENO_CP_RB_CNTL, REG_AXXX_CP_RB_CNTL),
444 REG_ADRENO_DEFINE(REG_ADRENO_CP_IB1_BASE, REG_AXXX_CP_IB1_BASE),
445 REG_ADRENO_DEFINE(REG_ADRENO_CP_IB1_BUFSZ, REG_AXXX_CP_IB1_BUFSZ),
446 REG_ADRENO_DEFINE(REG_ADRENO_CP_IB2_BASE, REG_AXXX_CP_IB2_BASE),
447 REG_ADRENO_DEFINE(REG_ADRENO_CP_IB2_BUFSZ, REG_AXXX_CP_IB2_BUFSZ),
448 REG_ADRENO_DEFINE(REG_ADRENO_CP_TIMESTAMP, REG_AXXX_CP_SCRATCH_REG0),
449 REG_ADRENO_DEFINE(REG_ADRENO_CP_ME_RAM_RADDR, REG_AXXX_CP_ME_RAM_RADDR),
450 REG_ADRENO_DEFINE(REG_ADRENO_SCRATCH_ADDR, REG_AXXX_SCRATCH_ADDR),
451 REG_ADRENO_DEFINE(REG_ADRENO_SCRATCH_UMSK, REG_AXXX_SCRATCH_UMSK),
452 REG_ADRENO_DEFINE(REG_ADRENO_CP_ROQ_ADDR, REG_A3XX_CP_ROQ_ADDR),
453 REG_ADRENO_DEFINE(REG_ADRENO_CP_ROQ_DATA, REG_A3XX_CP_ROQ_DATA),
454 REG_ADRENO_DEFINE(REG_ADRENO_CP_MERCIU_ADDR, REG_A3XX_CP_MERCIU_ADDR),
455 REG_ADRENO_DEFINE(REG_ADRENO_CP_MERCIU_DATA, REG_A3XX_CP_MERCIU_DATA),
456 REG_ADRENO_DEFINE(REG_ADRENO_CP_MERCIU_DATA2, REG_A3XX_CP_MERCIU_DATA2),
457 REG_ADRENO_DEFINE(REG_ADRENO_CP_MEQ_ADDR, REG_A3XX_CP_MEQ_ADDR),
458 REG_ADRENO_DEFINE(REG_ADRENO_CP_MEQ_DATA, REG_A3XX_CP_MEQ_DATA),
459 REG_ADRENO_DEFINE(REG_ADRENO_CP_HW_FAULT, REG_A3XX_CP_HW_FAULT),
460 REG_ADRENO_DEFINE(REG_ADRENO_CP_PROTECT_STATUS,
461 REG_A3XX_CP_PROTECT_STATUS),
462 REG_ADRENO_DEFINE(REG_ADRENO_RBBM_STATUS, REG_A3XX_RBBM_STATUS),
463 REG_ADRENO_DEFINE(REG_ADRENO_RBBM_PERFCTR_CTL,
464 REG_A3XX_RBBM_PERFCTR_CTL),
465 REG_ADRENO_DEFINE(REG_ADRENO_RBBM_PERFCTR_LOAD_CMD0,
466 REG_A3XX_RBBM_PERFCTR_LOAD_CMD0),
467 REG_ADRENO_DEFINE(REG_ADRENO_RBBM_PERFCTR_LOAD_CMD1,
468 REG_A3XX_RBBM_PERFCTR_LOAD_CMD1),
469 REG_ADRENO_DEFINE(REG_ADRENO_RBBM_PERFCTR_PWR_1_LO,
470 REG_A3XX_RBBM_PERFCTR_PWR_1_LO),
471 REG_ADRENO_DEFINE(REG_ADRENO_RBBM_INT_0_MASK, REG_A3XX_RBBM_INT_0_MASK),
472 REG_ADRENO_DEFINE(REG_ADRENO_RBBM_INT_0_STATUS,
473 REG_A3XX_RBBM_INT_0_STATUS),
474 REG_ADRENO_DEFINE(REG_ADRENO_RBBM_AHB_ERROR_STATUS,
475 REG_A3XX_RBBM_AHB_ERROR_STATUS),
476 REG_ADRENO_DEFINE(REG_ADRENO_RBBM_AHB_CMD, REG_A3XX_RBBM_AHB_CMD),
477 REG_ADRENO_DEFINE(REG_ADRENO_RBBM_INT_CLEAR_CMD,
478 REG_A3XX_RBBM_INT_CLEAR_CMD),
479 REG_ADRENO_DEFINE(REG_ADRENO_RBBM_CLOCK_CTL, REG_A3XX_RBBM_CLOCK_CTL),
480 REG_ADRENO_DEFINE(REG_ADRENO_VPC_DEBUG_RAM_SEL,
481 REG_A3XX_VPC_VPC_DEBUG_RAM_SEL),
482 REG_ADRENO_DEFINE(REG_ADRENO_VPC_DEBUG_RAM_READ,
483 REG_A3XX_VPC_VPC_DEBUG_RAM_READ),
484 REG_ADRENO_DEFINE(REG_ADRENO_VSC_SIZE_ADDRESS,
485 REG_A3XX_VSC_SIZE_ADDRESS),
486 REG_ADRENO_DEFINE(REG_ADRENO_VFD_CONTROL_0, REG_A3XX_VFD_CONTROL_0),
487 REG_ADRENO_DEFINE(REG_ADRENO_VFD_INDEX_MAX, REG_A3XX_VFD_INDEX_MAX),
488 REG_ADRENO_DEFINE(REG_ADRENO_SP_VS_PVT_MEM_ADDR_REG,
489 REG_A3XX_SP_VS_PVT_MEM_ADDR_REG),
490 REG_ADRENO_DEFINE(REG_ADRENO_SP_FS_PVT_MEM_ADDR_REG,
491 REG_A3XX_SP_FS_PVT_MEM_ADDR_REG),
492 REG_ADRENO_DEFINE(REG_ADRENO_SP_VS_OBJ_START_REG,
493 REG_A3XX_SP_VS_OBJ_START_REG),
494 REG_ADRENO_DEFINE(REG_ADRENO_SP_FS_OBJ_START_REG,
495 REG_A3XX_SP_FS_OBJ_START_REG),
496 REG_ADRENO_DEFINE(REG_ADRENO_PA_SC_AA_CONFIG, REG_A3XX_PA_SC_AA_CONFIG),
497 REG_ADRENO_DEFINE(REG_ADRENO_RBBM_PM_OVERRIDE2,
498 REG_A3XX_RBBM_PM_OVERRIDE2),
499 REG_ADRENO_DEFINE(REG_ADRENO_SCRATCH_REG2, REG_AXXX_CP_SCRATCH_REG2),
500 REG_ADRENO_DEFINE(REG_ADRENO_SQ_GPR_MANAGEMENT,
501 REG_A3XX_SQ_GPR_MANAGEMENT),
502 REG_ADRENO_DEFINE(REG_ADRENO_SQ_INST_STORE_MANAGMENT,
503 REG_A3XX_SQ_INST_STORE_MANAGMENT),
504 REG_ADRENO_DEFINE(REG_ADRENO_TP0_CHICKEN, REG_A3XX_TP0_CHICKEN),
505 REG_ADRENO_DEFINE(REG_ADRENO_RBBM_RBBM_CTL, REG_A3XX_RBBM_RBBM_CTL),
506 REG_ADRENO_DEFINE(REG_ADRENO_RBBM_SW_RESET_CMD,
507 REG_A3XX_RBBM_SW_RESET_CMD),
508 REG_ADRENO_DEFINE(REG_ADRENO_UCHE_INVALIDATE0,
509 REG_A3XX_UCHE_CACHE_INVALIDATE0_REG),
510 REG_ADRENO_DEFINE(REG_ADRENO_RBBM_PERFCTR_LOAD_VALUE_LO,
511 REG_A3XX_RBBM_PERFCTR_LOAD_VALUE_LO),
512 REG_ADRENO_DEFINE(REG_ADRENO_RBBM_PERFCTR_LOAD_VALUE_HI,
513 REG_A3XX_RBBM_PERFCTR_LOAD_VALUE_HI),
514}; 434};
515 435
516static const struct adreno_gpu_funcs funcs = { 436static const struct adreno_gpu_funcs funcs = {
diff --git a/drivers/gpu/drm/msm/adreno/a4xx_gpu.c b/drivers/gpu/drm/msm/adreno/a4xx_gpu.c
index 71a4450c1b88..5745cc81eeda 100644
--- a/drivers/gpu/drm/msm/adreno/a4xx_gpu.c
+++ b/drivers/gpu/drm/msm/adreno/a4xx_gpu.c
@@ -467,87 +467,11 @@ static void a4xx_show(struct msm_gpu *gpu, struct seq_file *m)
467 467
468/* Register offset defines for A4XX, in order of enum adreno_regs */ 468/* Register offset defines for A4XX, in order of enum adreno_regs */
469static const unsigned int a4xx_register_offsets[REG_ADRENO_REGISTER_MAX] = { 469static const unsigned int a4xx_register_offsets[REG_ADRENO_REGISTER_MAX] = {
470 REG_ADRENO_DEFINE(REG_ADRENO_CP_DEBUG, REG_A4XX_CP_DEBUG),
471 REG_ADRENO_DEFINE(REG_ADRENO_CP_ME_RAM_WADDR, REG_A4XX_CP_ME_RAM_WADDR),
472 REG_ADRENO_DEFINE(REG_ADRENO_CP_ME_RAM_DATA, REG_A4XX_CP_ME_RAM_DATA),
473 REG_ADRENO_DEFINE(REG_ADRENO_CP_PFP_UCODE_DATA,
474 REG_A4XX_CP_PFP_UCODE_DATA),
475 REG_ADRENO_DEFINE(REG_ADRENO_CP_PFP_UCODE_ADDR,
476 REG_A4XX_CP_PFP_UCODE_ADDR),
477 REG_ADRENO_DEFINE(REG_ADRENO_CP_WFI_PEND_CTR, REG_A4XX_CP_WFI_PEND_CTR),
478 REG_ADRENO_DEFINE(REG_ADRENO_CP_RB_BASE, REG_A4XX_CP_RB_BASE), 470 REG_ADRENO_DEFINE(REG_ADRENO_CP_RB_BASE, REG_A4XX_CP_RB_BASE),
479 REG_ADRENO_DEFINE(REG_ADRENO_CP_RB_RPTR_ADDR, REG_A4XX_CP_RB_RPTR_ADDR), 471 REG_ADRENO_DEFINE(REG_ADRENO_CP_RB_RPTR_ADDR, REG_A4XX_CP_RB_RPTR_ADDR),
480 REG_ADRENO_DEFINE(REG_ADRENO_CP_RB_RPTR, REG_A4XX_CP_RB_RPTR), 472 REG_ADRENO_DEFINE(REG_ADRENO_CP_RB_RPTR, REG_A4XX_CP_RB_RPTR),
481 REG_ADRENO_DEFINE(REG_ADRENO_CP_RB_WPTR, REG_A4XX_CP_RB_WPTR), 473 REG_ADRENO_DEFINE(REG_ADRENO_CP_RB_WPTR, REG_A4XX_CP_RB_WPTR),
482 REG_ADRENO_DEFINE(REG_ADRENO_CP_PROTECT_CTRL, REG_A4XX_CP_PROTECT_CTRL),
483 REG_ADRENO_DEFINE(REG_ADRENO_CP_ME_CNTL, REG_A4XX_CP_ME_CNTL),
484 REG_ADRENO_DEFINE(REG_ADRENO_CP_RB_CNTL, REG_A4XX_CP_RB_CNTL), 474 REG_ADRENO_DEFINE(REG_ADRENO_CP_RB_CNTL, REG_A4XX_CP_RB_CNTL),
485 REG_ADRENO_DEFINE(REG_ADRENO_CP_IB1_BASE, REG_A4XX_CP_IB1_BASE),
486 REG_ADRENO_DEFINE(REG_ADRENO_CP_IB1_BUFSZ, REG_A4XX_CP_IB1_BUFSZ),
487 REG_ADRENO_DEFINE(REG_ADRENO_CP_IB2_BASE, REG_A4XX_CP_IB2_BASE),
488 REG_ADRENO_DEFINE(REG_ADRENO_CP_IB2_BUFSZ, REG_A4XX_CP_IB2_BUFSZ),
489 REG_ADRENO_DEFINE(REG_ADRENO_CP_TIMESTAMP, REG_AXXX_CP_SCRATCH_REG0),
490 REG_ADRENO_DEFINE(REG_ADRENO_CP_ME_RAM_RADDR, REG_A4XX_CP_ME_RAM_RADDR),
491 REG_ADRENO_DEFINE(REG_ADRENO_CP_ROQ_ADDR, REG_A4XX_CP_ROQ_ADDR),
492 REG_ADRENO_DEFINE(REG_ADRENO_CP_ROQ_DATA, REG_A4XX_CP_ROQ_DATA),
493 REG_ADRENO_DEFINE(REG_ADRENO_CP_MERCIU_ADDR, REG_A4XX_CP_MERCIU_ADDR),
494 REG_ADRENO_DEFINE(REG_ADRENO_CP_MERCIU_DATA, REG_A4XX_CP_MERCIU_DATA),
495 REG_ADRENO_DEFINE(REG_ADRENO_CP_MERCIU_DATA2, REG_A4XX_CP_MERCIU_DATA2),
496 REG_ADRENO_DEFINE(REG_ADRENO_CP_MEQ_ADDR, REG_A4XX_CP_MEQ_ADDR),
497 REG_ADRENO_DEFINE(REG_ADRENO_CP_MEQ_DATA, REG_A4XX_CP_MEQ_DATA),
498 REG_ADRENO_DEFINE(REG_ADRENO_CP_HW_FAULT, REG_A4XX_CP_HW_FAULT),
499 REG_ADRENO_DEFINE(REG_ADRENO_CP_PROTECT_STATUS,
500 REG_A4XX_CP_PROTECT_STATUS),
501 REG_ADRENO_DEFINE(REG_ADRENO_SCRATCH_ADDR, REG_A4XX_CP_SCRATCH_ADDR),
502 REG_ADRENO_DEFINE(REG_ADRENO_SCRATCH_UMSK, REG_A4XX_CP_SCRATCH_UMASK),
503 REG_ADRENO_DEFINE(REG_ADRENO_RBBM_STATUS, REG_A4XX_RBBM_STATUS),
504 REG_ADRENO_DEFINE(REG_ADRENO_RBBM_PERFCTR_CTL,
505 REG_A4XX_RBBM_PERFCTR_CTL),
506 REG_ADRENO_DEFINE(REG_ADRENO_RBBM_PERFCTR_LOAD_CMD0,
507 REG_A4XX_RBBM_PERFCTR_LOAD_CMD0),
508 REG_ADRENO_DEFINE(REG_ADRENO_RBBM_PERFCTR_LOAD_CMD1,
509 REG_A4XX_RBBM_PERFCTR_LOAD_CMD1),
510 REG_ADRENO_DEFINE(REG_ADRENO_RBBM_PERFCTR_LOAD_CMD2,
511 REG_A4XX_RBBM_PERFCTR_LOAD_CMD2),
512 REG_ADRENO_DEFINE(REG_ADRENO_RBBM_PERFCTR_PWR_1_LO,
513 REG_A4XX_RBBM_PERFCTR_PWR_1_LO),
514 REG_ADRENO_DEFINE(REG_ADRENO_RBBM_INT_0_MASK, REG_A4XX_RBBM_INT_0_MASK),
515 REG_ADRENO_DEFINE(REG_ADRENO_RBBM_INT_0_STATUS,
516 REG_A4XX_RBBM_INT_0_STATUS),
517 REG_ADRENO_DEFINE(REG_ADRENO_RBBM_AHB_ERROR_STATUS,
518 REG_A4XX_RBBM_AHB_ERROR_STATUS),
519 REG_ADRENO_DEFINE(REG_ADRENO_RBBM_AHB_CMD, REG_A4XX_RBBM_AHB_CMD),
520 REG_ADRENO_DEFINE(REG_ADRENO_RBBM_CLOCK_CTL, REG_A4XX_RBBM_CLOCK_CTL),
521 REG_ADRENO_DEFINE(REG_ADRENO_RBBM_AHB_ME_SPLIT_STATUS,
522 REG_A4XX_RBBM_AHB_ME_SPLIT_STATUS),
523 REG_ADRENO_DEFINE(REG_ADRENO_RBBM_AHB_PFP_SPLIT_STATUS,
524 REG_A4XX_RBBM_AHB_PFP_SPLIT_STATUS),
525 REG_ADRENO_DEFINE(REG_ADRENO_VPC_DEBUG_RAM_SEL,
526 REG_A4XX_VPC_DEBUG_RAM_SEL),
527 REG_ADRENO_DEFINE(REG_ADRENO_VPC_DEBUG_RAM_READ,
528 REG_A4XX_VPC_DEBUG_RAM_READ),
529 REG_ADRENO_DEFINE(REG_ADRENO_RBBM_INT_CLEAR_CMD,
530 REG_A4XX_RBBM_INT_CLEAR_CMD),
531 REG_ADRENO_DEFINE(REG_ADRENO_VSC_SIZE_ADDRESS,
532 REG_A4XX_VSC_SIZE_ADDRESS),
533 REG_ADRENO_DEFINE(REG_ADRENO_VFD_CONTROL_0, REG_A4XX_VFD_CONTROL_0),
534 REG_ADRENO_DEFINE(REG_ADRENO_SP_VS_PVT_MEM_ADDR_REG,
535 REG_A4XX_SP_VS_PVT_MEM_ADDR),
536 REG_ADRENO_DEFINE(REG_ADRENO_SP_FS_PVT_MEM_ADDR_REG,
537 REG_A4XX_SP_FS_PVT_MEM_ADDR),
538 REG_ADRENO_DEFINE(REG_ADRENO_SP_VS_OBJ_START_REG,
539 REG_A4XX_SP_VS_OBJ_START),
540 REG_ADRENO_DEFINE(REG_ADRENO_SP_FS_OBJ_START_REG,
541 REG_A4XX_SP_FS_OBJ_START),
542 REG_ADRENO_DEFINE(REG_ADRENO_RBBM_RBBM_CTL, REG_A4XX_RBBM_RBBM_CTL),
543 REG_ADRENO_DEFINE(REG_ADRENO_RBBM_SW_RESET_CMD,
544 REG_A4XX_RBBM_SW_RESET_CMD),
545 REG_ADRENO_DEFINE(REG_ADRENO_UCHE_INVALIDATE0,
546 REG_A4XX_UCHE_INVALIDATE0),
547 REG_ADRENO_DEFINE(REG_ADRENO_RBBM_PERFCTR_LOAD_VALUE_LO,
548 REG_A4XX_RBBM_PERFCTR_LOAD_VALUE_LO),
549 REG_ADRENO_DEFINE(REG_ADRENO_RBBM_PERFCTR_LOAD_VALUE_HI,
550 REG_A4XX_RBBM_PERFCTR_LOAD_VALUE_HI),
551}; 475};
552 476
553static void a4xx_dump(struct msm_gpu *gpu) 477static void a4xx_dump(struct msm_gpu *gpu)
diff --git a/drivers/gpu/drm/msm/adreno/adreno_gpu.h b/drivers/gpu/drm/msm/adreno/adreno_gpu.h
index a2974864d054..cccc1a508295 100644
--- a/drivers/gpu/drm/msm/adreno/adreno_gpu.h
+++ b/drivers/gpu/drm/msm/adreno/adreno_gpu.h
@@ -35,70 +35,11 @@
35 * and are indexed by the enumeration values defined in this enum 35 * and are indexed by the enumeration values defined in this enum
36 */ 36 */
37enum adreno_regs { 37enum adreno_regs {
38 REG_ADRENO_CP_DEBUG,
39 REG_ADRENO_CP_ME_RAM_WADDR,
40 REG_ADRENO_CP_ME_RAM_DATA,
41 REG_ADRENO_CP_PFP_UCODE_DATA,
42 REG_ADRENO_CP_PFP_UCODE_ADDR,
43 REG_ADRENO_CP_WFI_PEND_CTR,
44 REG_ADRENO_CP_RB_BASE, 38 REG_ADRENO_CP_RB_BASE,
45 REG_ADRENO_CP_RB_RPTR_ADDR, 39 REG_ADRENO_CP_RB_RPTR_ADDR,
46 REG_ADRENO_CP_RB_RPTR, 40 REG_ADRENO_CP_RB_RPTR,
47 REG_ADRENO_CP_RB_WPTR, 41 REG_ADRENO_CP_RB_WPTR,
48 REG_ADRENO_CP_PROTECT_CTRL,
49 REG_ADRENO_CP_ME_CNTL,
50 REG_ADRENO_CP_RB_CNTL, 42 REG_ADRENO_CP_RB_CNTL,
51 REG_ADRENO_CP_IB1_BASE,
52 REG_ADRENO_CP_IB1_BUFSZ,
53 REG_ADRENO_CP_IB2_BASE,
54 REG_ADRENO_CP_IB2_BUFSZ,
55 REG_ADRENO_CP_TIMESTAMP,
56 REG_ADRENO_CP_ME_RAM_RADDR,
57 REG_ADRENO_CP_ROQ_ADDR,
58 REG_ADRENO_CP_ROQ_DATA,
59 REG_ADRENO_CP_MERCIU_ADDR,
60 REG_ADRENO_CP_MERCIU_DATA,
61 REG_ADRENO_CP_MERCIU_DATA2,
62 REG_ADRENO_CP_MEQ_ADDR,
63 REG_ADRENO_CP_MEQ_DATA,
64 REG_ADRENO_CP_HW_FAULT,
65 REG_ADRENO_CP_PROTECT_STATUS,
66 REG_ADRENO_SCRATCH_ADDR,
67 REG_ADRENO_SCRATCH_UMSK,
68 REG_ADRENO_SCRATCH_REG2,
69 REG_ADRENO_RBBM_STATUS,
70 REG_ADRENO_RBBM_PERFCTR_CTL,
71 REG_ADRENO_RBBM_PERFCTR_LOAD_CMD0,
72 REG_ADRENO_RBBM_PERFCTR_LOAD_CMD1,
73 REG_ADRENO_RBBM_PERFCTR_LOAD_CMD2,
74 REG_ADRENO_RBBM_PERFCTR_PWR_1_LO,
75 REG_ADRENO_RBBM_INT_0_MASK,
76 REG_ADRENO_RBBM_INT_0_STATUS,
77 REG_ADRENO_RBBM_AHB_ERROR_STATUS,
78 REG_ADRENO_RBBM_PM_OVERRIDE2,
79 REG_ADRENO_RBBM_AHB_CMD,
80 REG_ADRENO_RBBM_INT_CLEAR_CMD,
81 REG_ADRENO_RBBM_SW_RESET_CMD,
82 REG_ADRENO_RBBM_CLOCK_CTL,
83 REG_ADRENO_RBBM_AHB_ME_SPLIT_STATUS,
84 REG_ADRENO_RBBM_AHB_PFP_SPLIT_STATUS,
85 REG_ADRENO_VPC_DEBUG_RAM_SEL,
86 REG_ADRENO_VPC_DEBUG_RAM_READ,
87 REG_ADRENO_VSC_SIZE_ADDRESS,
88 REG_ADRENO_VFD_CONTROL_0,
89 REG_ADRENO_VFD_INDEX_MAX,
90 REG_ADRENO_SP_VS_PVT_MEM_ADDR_REG,
91 REG_ADRENO_SP_FS_PVT_MEM_ADDR_REG,
92 REG_ADRENO_SP_VS_OBJ_START_REG,
93 REG_ADRENO_SP_FS_OBJ_START_REG,
94 REG_ADRENO_PA_SC_AA_CONFIG,
95 REG_ADRENO_SQ_GPR_MANAGEMENT,
96 REG_ADRENO_SQ_INST_STORE_MANAGMENT,
97 REG_ADRENO_TP0_CHICKEN,
98 REG_ADRENO_RBBM_RBBM_CTL,
99 REG_ADRENO_UCHE_INVALIDATE0,
100 REG_ADRENO_RBBM_PERFCTR_LOAD_VALUE_LO,
101 REG_ADRENO_RBBM_PERFCTR_LOAD_VALUE_HI,
102 REG_ADRENO_REGISTER_MAX, 43 REG_ADRENO_REGISTER_MAX,
103}; 44};
104 45
generated by cgit v1.2.2 (git 2.25.0) at 2025-12-30 20:55:32 -0500