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path: root/drivers/net/bnx2x/bnx2x_dump.h
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authorVlad Zolotarov <vladz@broadcom.com>2011-06-14 07:33:44 -0400
committerDavid S. Miller <davem@conan.davemloft.net>2011-06-15 10:56:37 -0400
commit619c5cb6885b936c44ae1422ef805b69c6291485 (patch)
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parent042181f5aa8833a8918e1a91cfaf292146ffc62c (diff)
New 7.0 FW: bnx2x, cnic, bnx2i, bnx2fc
New FW/HSI (7.0): - Added support to 578xx chips - Improved HSI - much less driver's direct access to the FW internal memory needed. New implementation of the HSI handling layer in the bnx2x (bnx2x_sp.c): - Introduced chip dependent objects that have chip independent interfaces for configuration of MACs, multicast addresses, Rx mode, indirection table, fast path queues and function initialization/cleanup. - Objects functionality is based on the private function pointers, which allows not only a per-chip but also PF/VF differentiation while still preserving the same interface towards the driver. - Objects interface is not influenced by the HSI changes which do not require providing new parameters keeping the code outside the bnx2x_sp.c invariant with regard to such HSI chnages. Changes in a CNIC, bnx2fc and bnx2i modules due to the new HSI. Signed-off-by: Vladislav Zolotarov <vladz@broadcom.com> Signed-off-by: Michael Chan <mchan@broadcom.com> Signed-off-by: Bhanu Prakash Gollapudi <bprakash@broadcom.com> Signed-off-by: Eilon Greenstein <eilong@broadcom.com> Signed-off-by: David S. Miller <davem@conan.davemloft.net>
Diffstat (limited to 'drivers/net/bnx2x/bnx2x_dump.h')
-rw-r--r--drivers/net/bnx2x/bnx2x_dump.h913
1 files changed, 521 insertions, 392 deletions
diff --git a/drivers/net/bnx2x/bnx2x_dump.h b/drivers/net/bnx2x/bnx2x_dump.h
index fb3ff7c4d7ca..407531a9ab13 100644
--- a/drivers/net/bnx2x/bnx2x_dump.h
+++ b/drivers/net/bnx2x/bnx2x_dump.h
@@ -25,34 +25,55 @@
25 25
26 26
27/*definitions */ 27/*definitions */
28#define XSTORM_WAITP_ADDR 0x2b8a80 28#define XSTORM_WAITP_ADDR 0x2b8a80
29#define TSTORM_WAITP_ADDR 0x1b8a80 29#define TSTORM_WAITP_ADDR 0x1b8a80
30#define USTORM_WAITP_ADDR 0x338a80 30#define USTORM_WAITP_ADDR 0x338a80
31#define CSTORM_WAITP_ADDR 0x238a80 31#define CSTORM_WAITP_ADDR 0x238a80
32#define TSTORM_CAM_MODE 0x1B1440 32#define TSTORM_CAM_MODE 0x1B1440
33 33
34#define MAX_TIMER_PENDING 200 34#define MAX_TIMER_PENDING 200
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72#define RI_ALL_ONLINE (RI_E1 | RI_E1H | RI_E2 | RI_E3 | RI_ONLINE)
73
74#define DBG_DMP_TRACE_BUFFER_SIZE 0x800
75#define DBG_DMP_TRACE_BUFFER_OFFSET(shmem0_offset) \
76 ((shmem0_offset) - DBG_DMP_TRACE_BUFFER_SIZE)
56 77
57struct dump_sign { 78struct dump_sign {
58 u32 time_stamp; 79 u32 time_stamp;
@@ -86,185 +107,255 @@ struct wreg_addr {
86 u16 info; 107 u16 info;
87}; 108};
88 109
89#define REGS_COUNT 834 110static const struct reg_addr reg_addrs[] = {
90static const struct reg_addr reg_addrs[REGS_COUNT] = {
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@@ -493,35 +592,48 @@ static const struct reg_addr reg_addrs[REGS_COUNT] = {
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506}; 606};
607#define REGS_COUNT ARRAY_SIZE(reg_addrs)
507 608
508#define IDLE_REGS_COUNT 237 609static const struct reg_addr idle_addrs[] = {
509static const struct reg_addr idle_addrs[IDLE_REGS_COUNT] = {
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@@ -551,8 +663,8 @@ static const struct reg_addr idle_addrs[IDLE_REGS_COUNT] = {
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@@ -563,28 +675,27 @@ static const struct reg_addr idle_addrs[IDLE_REGS_COUNT] = {
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573 { 0x120868, 1, RI_ALL_ONLINE }, { 0x120870, 1, RI_ALL_ONLINE }, 685 { 0x120870, 1, RI_ALL_ONLINE }, { 0x120878, 1, RI_ALL_ONLINE },
574 { 0x120878, 1, RI_ALL_ONLINE }, { 0x120880, 1, RI_ALL_ONLINE }, 686 { 0x120880, 1, RI_ALL_ONLINE }, { 0x120888, 1, RI_ALL_ONLINE },
575 { 0x120888, 1, RI_ALL_ONLINE }, { 0x120890, 1, RI_ALL_ONLINE }, 687 { 0x120890, 1, RI_ALL_ONLINE }, { 0x120898, 1, RI_ALL_ONLINE },
576 { 0x120898, 1, RI_ALL_ONLINE }, { 0x1208a0, 1, RI_ALL_ONLINE }, 688 { 0x1208a0, 1, RI_ALL_ONLINE }, { 0x1208a8, 1, RI_ALL_ONLINE },
577 { 0x1208a8, 1, RI_ALL_ONLINE }, { 0x1208b0, 1, RI_ALL_ONLINE }, 689 { 0x1208b0, 1, RI_ALL_ONLINE }, { 0x1208b8, 1, RI_ALL_ONLINE },
578 { 0x1208b8, 1, RI_ALL_ONLINE }, { 0x1208c0, 1, RI_ALL_ONLINE }, 690 { 0x1208c0, 1, RI_ALL_ONLINE }, { 0x1208c8, 1, RI_ALL_ONLINE },
579 { 0x1208c8, 1, RI_ALL_ONLINE }, { 0x1208d0, 1, RI_ALL_ONLINE }, 691 { 0x1208d0, 1, RI_ALL_ONLINE }, { 0x1208d8, 1, RI_ALL_ONLINE },
580 { 0x1208d8, 1, RI_ALL_ONLINE }, { 0x1208e0, 1, RI_ALL_ONLINE }, 692 { 0x1208e0, 1, RI_ALL_ONLINE }, { 0x1208e8, 1, RI_ALL_ONLINE },
581 { 0x1208e8, 1, RI_ALL_ONLINE }, { 0x1208f0, 1, RI_ALL_ONLINE }, 693 { 0x1208f0, 1, RI_ALL_ONLINE }, { 0x1208f8, 1, RI_ALL_ONLINE },
582 { 0x1208f8, 1, RI_ALL_ONLINE }, { 0x120900, 1, RI_ALL_ONLINE }, 694 { 0x120900, 1, RI_ALL_ONLINE }, { 0x120908, 1, RI_ALL_ONLINE },
583 { 0x120908, 1, RI_ALL_ONLINE }, { 0x120940, 5, RI_E2_ONLINE }, 695 { 0x130030, 1, RI_E2E3_ONLINE }, { 0x13004c, 3, RI_E2E3_ONLINE },
584 { 0x130030, 1, RI_E2_ONLINE }, { 0x13004c, 3, RI_E2_ONLINE }, 696 { 0x130064, 2, RI_E2E3_ONLINE }, { 0x13009c, 1, RI_E2E3_ONLINE },
585 { 0x130064, 2, RI_E2_ONLINE }, { 0x13009c, 1, RI_E2_ONLINE }, 697 { 0x130130, 1, RI_E2E3_ONLINE }, { 0x13016c, 1, RI_E2E3_ONLINE },
586 { 0x130130, 1, RI_E2_ONLINE }, { 0x13016c, 1, RI_E2_ONLINE }, 698 { 0x130300, 1, RI_E2E3_ONLINE }, { 0x130480, 1, RI_E2E3_ONLINE },
587 { 0x130300, 1, RI_E2_ONLINE }, { 0x130480, 1, RI_E2_ONLINE },
588 { 0x14005c, 2, RI_ALL_ONLINE }, { 0x1400d0, 2, RI_ALL_ONLINE }, 699 { 0x14005c, 2, RI_ALL_ONLINE }, { 0x1400d0, 2, RI_ALL_ONLINE },
589 { 0x1400e0, 1, RI_ALL_ONLINE }, { 0x1401c8, 1, RI_ALL_ONLINE }, 700 { 0x1400e0, 1, RI_ALL_ONLINE }, { 0x1401c8, 1, RI_ALL_ONLINE },
590 { 0x140200, 6, RI_ALL_ONLINE }, { 0x16101c, 1, RI_ALL_ONLINE }, 701 { 0x140200, 6, RI_ALL_ONLINE }, { 0x16101c, 1, RI_ALL_ONLINE },
@@ -602,8 +713,8 @@ static const struct reg_addr idle_addrs[IDLE_REGS_COUNT] = {
602 { 0x168438, 1, RI_ALL_ONLINE }, { 0x168448, 1, RI_ALL_ONLINE }, 713 { 0x168438, 1, RI_ALL_ONLINE }, { 0x168448, 1, RI_ALL_ONLINE },
603 { 0x168a00, 128, RI_ALL_ONLINE }, { 0x16e200, 128, RI_E1H_ONLINE }, 714 { 0x168a00, 128, RI_ALL_ONLINE }, { 0x16e200, 128, RI_E1H_ONLINE },
604 { 0x16e404, 2, RI_E1H_ONLINE }, { 0x16e584, 64, RI_E1H_ONLINE }, 715 { 0x16e404, 2, RI_E1H_ONLINE }, { 0x16e584, 64, RI_E1H_ONLINE },
605 { 0x16e684, 2, RI_E1HE2_ONLINE }, { 0x16e68c, 4, RI_E1H_ONLINE }, 716 { 0x16e684, 2, RI_E1HE2E3_ONLINE }, { 0x16e68c, 4, RI_E1H_ONLINE },
606 { 0x16e6fc, 4, RI_E2_ONLINE }, { 0x1700a4, 1, RI_ALL_ONLINE }, 717 { 0x16e6fc, 4, RI_E2E3_ONLINE }, { 0x1700a4, 1, RI_ALL_ONLINE },
607 { 0x1700ac, 2, RI_ALL_ONLINE }, { 0x1700c0, 1, RI_ALL_ONLINE }, 718 { 0x1700ac, 2, RI_ALL_ONLINE }, { 0x1700c0, 1, RI_ALL_ONLINE },
608 { 0x170174, 1, RI_ALL_ONLINE }, { 0x170184, 1, RI_ALL_ONLINE }, 719 { 0x170174, 1, RI_ALL_ONLINE }, { 0x170184, 1, RI_ALL_ONLINE },
609 { 0x1800f4, 1, RI_ALL_ONLINE }, { 0x180104, 1, RI_ALL_ONLINE }, 720 { 0x1800f4, 1, RI_ALL_ONLINE }, { 0x180104, 1, RI_ALL_ONLINE },
@@ -627,51 +738,61 @@ static const struct reg_addr idle_addrs[IDLE_REGS_COUNT] = {
627 { 0x338040, 1, RI_ALL_ONLINE }, { 0x338080, 1, RI_ALL_ONLINE }, 738 { 0x338040, 1, RI_ALL_ONLINE }, { 0x338080, 1, RI_ALL_ONLINE },
628 { 0x3380c0, 1, RI_ALL_ONLINE } 739 { 0x3380c0, 1, RI_ALL_ONLINE }
629}; 740};
741#define IDLE_REGS_COUNT ARRAY_SIZE(idle_addrs)
630 742
631#define WREGS_COUNT_E1 1
632static const u32 read_reg_e1_0[] = { 0x1b1000 }; 743static const u32 read_reg_e1_0[] = { 0x1b1000 };
744#define WREGS_COUNT_E1 ARRAY_SIZE(read_reg_e1_0)
633 745
634static const struct wreg_addr wreg_addrs_e1[WREGS_COUNT_E1] = { 746static const struct wreg_addr wreg_addrs_e1[WREGS_COUNT_E1] = {
635 { 0x1b0c00, 192, 1, read_reg_e1_0, RI_E1_OFFLINE } 747 { 0x1b0c00, 192, 1, read_reg_e1_0, RI_E1_OFFLINE }
636}; 748};
637 749
638#define WREGS_COUNT_E1H 1
639static const u32 read_reg_e1h_0[] = { 0x1b1040, 0x1b1000 }; 750static const u32 read_reg_e1h_0[] = { 0x1b1040, 0x1b1000 };
751#define WREGS_COUNT_E1H ARRAY_SIZE(read_reg_e1h_0)
640 752
641static const struct wreg_addr wreg_addrs_e1h[WREGS_COUNT_E1H] = { 753static const struct wreg_addr wreg_addrs_e1h[WREGS_COUNT_E1H] = {
642 { 0x1b0c00, 256, 2, read_reg_e1h_0, RI_E1H_OFFLINE } 754 { 0x1b0c00, 256, 2, read_reg_e1h_0, RI_E1H_OFFLINE }
643}; 755};
644 756
645#define WREGS_COUNT_E2 1
646static const u32 read_reg_e2_0[] = { 0x1b1040, 0x1b1000 }; 757static const u32 read_reg_e2_0[] = { 0x1b1040, 0x1b1000 };
758#define WREGS_COUNT_E2 ARRAY_SIZE(read_reg_e2_0)
647 759
648static const struct wreg_addr wreg_addrs_e2[WREGS_COUNT_E2] = { 760static const struct wreg_addr wreg_addrs_e2[WREGS_COUNT_E2] = {
649 { 0x1b0c00, 128, 2, read_reg_e2_0, RI_E2_OFFLINE } 761 { 0x1b0c00, 128, 2, read_reg_e2_0, RI_E2_OFFLINE }
650}; 762};
651 763
652static const struct dump_sign dump_sign_all = { 0x4d18b0a4, 0x60010, 0x3a }; 764static const u32 read_reg_e3_0[] = { 0x1b1040, 0x1b1000 };
765#define WREGS_COUNT_E3 ARRAY_SIZE(read_reg_e3_0)
766
767static const struct wreg_addr wreg_addrs_e3[WREGS_COUNT_E3] = {
768 { 0x1b0c00, 128, 2, read_reg_e3_0, RI_E3_OFFLINE } };
769
770static const struct dump_sign dump_sign_all = { 0x4dbe9fca, 0x60011, 0x3a };
653 771
654#define TIMER_REGS_COUNT_E1 2 772static const u32 timer_status_regs_e1[] = { 0x164014, 0x164018 };
773#define TIMER_REGS_COUNT_E1 ARRAY_SIZE(timer_status_regs_e1)
655 774
656static const u32 timer_status_regs_e1[TIMER_REGS_COUNT_E1] = {
657 0x164014, 0x164018 };
658static const u32 timer_scan_regs_e1[TIMER_REGS_COUNT_E1] = { 775static const u32 timer_scan_regs_e1[TIMER_REGS_COUNT_E1] = {
659 0x1640d0, 0x1640d4 }; 776 0x1640d0, 0x1640d4 };
660 777
661#define TIMER_REGS_COUNT_E1H 2 778static const u32 timer_status_regs_e1h[] = { 0x164014, 0x164018 };
779#define TIMER_REGS_COUNT_E1H ARRAY_SIZE(timer_status_regs_e1h)
662 780
663static const u32 timer_status_regs_e1h[TIMER_REGS_COUNT_E1H] = {
664 0x164014, 0x164018 };
665static const u32 timer_scan_regs_e1h[TIMER_REGS_COUNT_E1H] = { 781static const u32 timer_scan_regs_e1h[TIMER_REGS_COUNT_E1H] = {
666 0x1640d0, 0x1640d4 }; 782 0x1640d0, 0x1640d4 };
667 783
668#define TIMER_REGS_COUNT_E2 2 784static const u32 timer_status_regs_e2[] = { 0x164014, 0x164018 };
785#define TIMER_REGS_COUNT_E2 ARRAY_SIZE(timer_status_regs_e2)
669 786
670static const u32 timer_status_regs_e2[TIMER_REGS_COUNT_E2] = {
671 0x164014, 0x164018 };
672static const u32 timer_scan_regs_e2[TIMER_REGS_COUNT_E2] = { 787static const u32 timer_scan_regs_e2[TIMER_REGS_COUNT_E2] = {
673 0x1640d0, 0x1640d4 }; 788 0x1640d0, 0x1640d4 };
674 789
790static const u32 timer_status_regs_e3[] = { 0x164014, 0x164018 };
791#define TIMER_REGS_COUNT_E3 ARRAY_SIZE(timer_status_regs_e3)
792
793static const u32 timer_scan_regs_e3[TIMER_REGS_COUNT_E3] = {
794 0x1640d0, 0x1640d4 };
795
675#define PAGE_MODE_VALUES_E1 0 796#define PAGE_MODE_VALUES_E1 0
676 797
677#define PAGE_READ_REGS_E1 0 798#define PAGE_READ_REGS_E1 0
@@ -682,7 +803,8 @@ static const u32 page_vals_e1[] = { 0 };
682 803
683static const u32 page_write_regs_e1[] = { 0 }; 804static const u32 page_write_regs_e1[] = { 0 };
684 805
685static const struct reg_addr page_read_regs_e1[] = { { 0x0, 0, RI_E1_ONLINE } }; 806static const struct reg_addr page_read_regs_e1[] = {
807 { 0x0, 0, RI_E1_ONLINE } };
686 808
687#define PAGE_MODE_VALUES_E1H 0 809#define PAGE_MODE_VALUES_E1H 0
688 810
@@ -697,17 +819,24 @@ static const u32 page_write_regs_e1h[] = { 0 };
697static const struct reg_addr page_read_regs_e1h[] = { 819static const struct reg_addr page_read_regs_e1h[] = {
698 { 0x0, 0, RI_E1H_ONLINE } }; 820 { 0x0, 0, RI_E1H_ONLINE } };
699 821
700#define PAGE_MODE_VALUES_E2 2 822static const u32 page_vals_e2[] = { 0, 128 };
823#define PAGE_MODE_VALUES_E2 ARRAY_SIZE(page_vals_e2)
701 824
702#define PAGE_READ_REGS_E2 1 825static const u32 page_write_regs_e2[] = { 328476 };
826#define PAGE_WRITE_REGS_E2 ARRAY_SIZE(page_write_regs_e2)
703 827
704#define PAGE_WRITE_REGS_E2 1 828static const struct reg_addr page_read_regs_e2[] = {
829 { 0x58000, 4608, RI_E2_ONLINE } };
830#define PAGE_READ_REGS_E2 ARRAY_SIZE(page_read_regs_e2)
705 831
706static const u32 page_vals_e2[PAGE_MODE_VALUES_E2] = { 0, 128 }; 832static const u32 page_vals_e3[] = { 0, 128 };
833#define PAGE_MODE_VALUES_E3 ARRAY_SIZE(page_vals_e3)
707 834
708static const u32 page_write_regs_e2[PAGE_WRITE_REGS_E2] = { 328476 }; 835static const u32 page_write_regs_e3[] = { 328476 };
836#define PAGE_WRITE_REGS_E3 ARRAY_SIZE(page_write_regs_e3)
709 837
710static const struct reg_addr page_read_regs_e2[PAGE_READ_REGS_E2] = { 838static const struct reg_addr page_read_regs_e3[] = {
711 { 0x58000, 4608, RI_E2_ONLINE } }; 839 { 0x58000, 4608, RI_E3_ONLINE } };
840#define PAGE_READ_REGS_E3 ARRAY_SIZE(page_read_regs_e3)
712 841
713#endif /* BNX2X_DUMP_H */ 842#endif /* BNX2X_DUMP_H */
generated by cgit v1.2.2 (git 2.25.0) at 2024-12-08 04:31:27 -0500