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authorMauro Carvalho Chehab <mchehab@redhat.com>2010-07-04 14:21:40 -0400
committerMauro Carvalho Chehab <mchehab@redhat.com>2010-08-02 14:18:48 -0400
commit1852a1bfcef31b492820265d44fd3ec977da1ff9 (patch)
treef82eea4000f848120d03e13e13dc5d2ddbc785cf /drivers
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V4L/DVB: cx25821: Make comments C99 compliant
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5 files changed, 933 insertions, 933 deletions
diff --git a/drivers/staging/cx25821/cx25821-reg.h b/drivers/staging/cx25821/cx25821-reg.h
index 6f4151c3757..cfe0f32db37 100644
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+++ b/drivers/staging/cx25821/cx25821-reg.h
@@ -51,21 +51,21 @@
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52* ASB SRAM 52* ASB SRAM
53 *****************************************************************************/ 53 *****************************************************************************/
54#define TX_SRAM 0x000000 // Transmit SRAM 54#define TX_SRAM 0x000000 /* Transmit SRAM */
55 55
56/*****************************************************************************/ 56/*****************************************************************************/
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58 58
59/***************************************************************************** 59/*****************************************************************************
60* Application Layer (AL) 60* Application Layer (AL)
61 *****************************************************************************/ 61 *****************************************************************************/
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64 64
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95 95
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215 215
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242 242
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245 245
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247#define GPIO_LO_INT_STAT 0x110044 // GPIO interrupt status 247#define GPIO_LO_INT_STAT 0x110044 /* GPIO interrupt status */
248#define GPIO_LO_INT_MSTAT 0x11004C // GPIO interrupt masked status 248#define GPIO_LO_INT_MSTAT 0x11004C /* GPIO interrupt masked status */
249#define GPIO_LO_ISM_SNS 0x110054 // GPIO interrupt sensitivity 249#define GPIO_LO_ISM_SNS 0x110054 /* GPIO interrupt sensitivity */
250#define GPIO_LO_ISM_POL 0x11005C // GPIO interrupt polarity 250#define GPIO_LO_ISM_POL 0x11005C /* GPIO interrupt polarity */
251 251
252#define GPIO_HI_INT_MSK 0x110040 // GPIO interrupt mask 252#define GPIO_HI_INT_MSK 0x110040 /* GPIO interrupt mask */
253#define GPIO_HI_INT_STAT 0x110048 // GPIO interrupt status 253#define GPIO_HI_INT_STAT 0x110048 /* GPIO interrupt status */
254#define GPIO_HI_INT_MSTAT 0x110050 // GPIO interrupt masked status 254#define GPIO_HI_INT_MSTAT 0x110050 /* GPIO interrupt masked status */
255#define GPIO_HI_ISM_SNS 0x110058 // GPIO interrupt sensitivity 255#define GPIO_HI_ISM_SNS 0x110058 /* GPIO interrupt sensitivity */
256#define GPIO_HI_ISM_POL 0x110060 // GPIO interrupt polarity 256#define GPIO_HI_ISM_POL 0x110060 /* GPIO interrupt polarity */
257 257
258#define FLD_GPIO43_INT (1 << 11) 258#define FLD_GPIO43_INT (1 << 11)
259#define FLD_GPIO42_INT (1 << 10) 259#define FLD_GPIO42_INT (1 << 10)
@@ -271,236 +271,236 @@
271#define FLD_GPIO1_INT (1 << 1) 271#define FLD_GPIO1_INT (1 << 1)
272#define FLD_GPIO0_INT (1 << 0) 272#define FLD_GPIO0_INT (1 << 0)
273 273
274//***************************************************************************** 274/* ***************************************************************************** */
275#define TC_REQ 0x040090 // Rider PCI Express traFFic class request 275#define TC_REQ 0x040090 /* Rider PCI Express traFFic class request */
276 276
277//***************************************************************************** 277/* ***************************************************************************** */
278#define TC_REQ_SET 0x040094 // Rider PCI Express traFFic class request set 278#define TC_REQ_SET 0x040094 /* Rider PCI Express traFFic class request set */
279 279
280//***************************************************************************** 280/* ***************************************************************************** */
281// Rider 281/* Rider */
282//***************************************************************************** 282/* ***************************************************************************** */
283 283
284// PCI Compatible Header 284/* PCI Compatible Header */
285//***************************************************************************** 285/* ***************************************************************************** */
286#define RDR_CFG0 0x050000 286#define RDR_CFG0 0x050000
287#define RDR_VENDOR_DEVICE_ID_CFG 0x050000 287#define RDR_VENDOR_DEVICE_ID_CFG 0x050000
288 288
289//***************************************************************************** 289/* ***************************************************************************** */
290#define RDR_CFG1 0x050004 290#define RDR_CFG1 0x050004
291 291
292//***************************************************************************** 292/* ***************************************************************************** */
293#define RDR_CFG2 0x050008 293#define RDR_CFG2 0x050008
294 294
295//***************************************************************************** 295/* ***************************************************************************** */
296#define RDR_CFG3 0x05000C 296#define RDR_CFG3 0x05000C
297 297
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299#define RDR_CFG4 0x050010 299#define RDR_CFG4 0x050010
300 300
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302#define RDR_CFG5 0x050014 302#define RDR_CFG5 0x050014
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309 309
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311#define RDR_CFG8 0x050020 311#define RDR_CFG8 0x050020
312 312
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314#define RDR_CFG9 0x050024 314#define RDR_CFG9 0x050024
315 315
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317#define RDR_CFGA 0x050028 317#define RDR_CFGA 0x050028
318 318
319//***************************************************************************** 319/* ***************************************************************************** */
320#define RDR_CFGB 0x05002C 320#define RDR_CFGB 0x05002C
321#define RDR_SUSSYSTEM_ID_CFG 0x05002C 321#define RDR_SUSSYSTEM_ID_CFG 0x05002C
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323//***************************************************************************** 323/* ***************************************************************************** */
324#define RDR_CFGC 0x050030 324#define RDR_CFGC 0x050030
325 325
326//***************************************************************************** 326/* ***************************************************************************** */
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328 328
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330#define RDR_CFGE 0x050038 330#define RDR_CFGE 0x050038
331 331
332//***************************************************************************** 332/* ***************************************************************************** */
333#define RDR_CFGF 0x05003C 333#define RDR_CFGF 0x05003C
334 334
335//***************************************************************************** 335/* ***************************************************************************** */
336// PCI-Express Capabilities 336/* PCI-Express Capabilities */
337//***************************************************************************** 337/* ***************************************************************************** */
338#define RDR_PECAP 0x050040 338#define RDR_PECAP 0x050040
339 339
340//***************************************************************************** 340/* ***************************************************************************** */
341#define RDR_PEDEVCAP 0x050044 341#define RDR_PEDEVCAP 0x050044
342 342
343//***************************************************************************** 343/* ***************************************************************************** */
344#define RDR_PEDEVSC 0x050048 344#define RDR_PEDEVSC 0x050048
345 345
346//***************************************************************************** 346/* ***************************************************************************** */
347#define RDR_PELINKCAP 0x05004C 347#define RDR_PELINKCAP 0x05004C
348 348
349//***************************************************************************** 349/* ***************************************************************************** */
350#define RDR_PELINKSC 0x050050 350#define RDR_PELINKSC 0x050050
351 351
352//***************************************************************************** 352/* ***************************************************************************** */
353#define RDR_PMICAP 0x050080 353#define RDR_PMICAP 0x050080
354 354
355//***************************************************************************** 355/* ***************************************************************************** */
356#define RDR_PMCSR 0x050084 356#define RDR_PMCSR 0x050084
357 357
358//***************************************************************************** 358/* ***************************************************************************** */
359#define RDR_VPDCAP 0x050090 359#define RDR_VPDCAP 0x050090
360 360
361//***************************************************************************** 361/* ***************************************************************************** */
362#define RDR_VPDDATA 0x050094 362#define RDR_VPDDATA 0x050094
363 363
364//***************************************************************************** 364/* ***************************************************************************** */
365#define RDR_MSICAP 0x0500A0 365#define RDR_MSICAP 0x0500A0
366 366
367//***************************************************************************** 367/* ***************************************************************************** */
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369 369
370//***************************************************************************** 370/* ***************************************************************************** */
371#define RDR_MSIARU 0x0500A8 371#define RDR_MSIARU 0x0500A8
372 372
373//***************************************************************************** 373/* ***************************************************************************** */
374#define RDR_MSIDATA 0x0500AC 374#define RDR_MSIDATA 0x0500AC
375 375
376//***************************************************************************** 376/* ***************************************************************************** */
377// PCI Express Extended Capabilities 377/* PCI Express Extended Capabilities */
378//***************************************************************************** 378/* ***************************************************************************** */
379#define RDR_AERXCAP 0x050100 379#define RDR_AERXCAP 0x050100
380 380
381//***************************************************************************** 381/* ***************************************************************************** */
382#define RDR_AERUESTA 0x050104 382#define RDR_AERUESTA 0x050104
383 383
384//***************************************************************************** 384/* ***************************************************************************** */
385#define RDR_AERUEMSK 0x050108 385#define RDR_AERUEMSK 0x050108
386 386
387//***************************************************************************** 387/* ***************************************************************************** */
388#define RDR_AERUESEV 0x05010C 388#define RDR_AERUESEV 0x05010C
389 389
390//***************************************************************************** 390/* ***************************************************************************** */
391#define RDR_AERCESTA 0x050110 391#define RDR_AERCESTA 0x050110
392 392
393//***************************************************************************** 393/* ***************************************************************************** */
394#define RDR_AERCEMSK 0x050114 394#define RDR_AERCEMSK 0x050114
395 395
396//***************************************************************************** 396/* ***************************************************************************** */
397#define RDR_AERCC 0x050118 397#define RDR_AERCC 0x050118
398 398
399//***************************************************************************** 399/* ***************************************************************************** */
400#define RDR_AERHL0 0x05011C 400#define RDR_AERHL0 0x05011C
401 401
402//***************************************************************************** 402/* ***************************************************************************** */
403#define RDR_AERHL1 0x050120 403#define RDR_AERHL1 0x050120
404 404
405//***************************************************************************** 405/* ***************************************************************************** */
406#define RDR_AERHL2 0x050124 406#define RDR_AERHL2 0x050124
407 407
408//***************************************************************************** 408/* ***************************************************************************** */
409#define RDR_AERHL3 0x050128 409#define RDR_AERHL3 0x050128
410 410
411//***************************************************************************** 411/* ***************************************************************************** */
412#define RDR_VCXCAP 0x050200 412#define RDR_VCXCAP 0x050200
413 413
414//***************************************************************************** 414/* ***************************************************************************** */
415#define RDR_VCCAP1 0x050204 415#define RDR_VCCAP1 0x050204
416 416
417//***************************************************************************** 417/* ***************************************************************************** */
418#define RDR_VCCAP2 0x050208 418#define RDR_VCCAP2 0x050208
419 419
420//***************************************************************************** 420/* ***************************************************************************** */
421#define RDR_VCSC 0x05020C 421#define RDR_VCSC 0x05020C
422 422
423//***************************************************************************** 423/* ***************************************************************************** */
424#define RDR_VCR0_CAP 0x050210 424#define RDR_VCR0_CAP 0x050210
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427#define RDR_VCR0_CTRL 0x050214 427#define RDR_VCR0_CTRL 0x050214
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429//***************************************************************************** 429/* ***************************************************************************** */
430#define RDR_VCR0_STAT 0x050218 430#define RDR_VCR0_STAT 0x050218
431 431
432//***************************************************************************** 432/* ***************************************************************************** */
433#define RDR_VCR1_CAP 0x05021C 433#define RDR_VCR1_CAP 0x05021C
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435//***************************************************************************** 435/* ***************************************************************************** */
436#define RDR_VCR1_CTRL 0x050220 436#define RDR_VCR1_CTRL 0x050220
437 437
438//***************************************************************************** 438/* ***************************************************************************** */
439#define RDR_VCR1_STAT 0x050224 439#define RDR_VCR1_STAT 0x050224
440 440
441//***************************************************************************** 441/* ***************************************************************************** */
442#define RDR_VCR2_CAP 0x050228 442#define RDR_VCR2_CAP 0x050228
443 443
444//***************************************************************************** 444/* ***************************************************************************** */
445#define RDR_VCR2_CTRL 0x05022C 445#define RDR_VCR2_CTRL 0x05022C
446 446
447//***************************************************************************** 447/* ***************************************************************************** */
448#define RDR_VCR2_STAT 0x050230 448#define RDR_VCR2_STAT 0x050230
449 449
450//***************************************************************************** 450/* ***************************************************************************** */
451#define RDR_VCR3_CAP 0x050234 451#define RDR_VCR3_CAP 0x050234
452 452
453//***************************************************************************** 453/* ***************************************************************************** */
454#define RDR_VCR3_CTRL 0x050238 454#define RDR_VCR3_CTRL 0x050238
455 455
456//***************************************************************************** 456/* ***************************************************************************** */
457#define RDR_VCR3_STAT 0x05023C 457#define RDR_VCR3_STAT 0x05023C
458 458
459//***************************************************************************** 459/* ***************************************************************************** */
460#define RDR_VCARB0 0x050240 460#define RDR_VCARB0 0x050240
461 461
462//***************************************************************************** 462/* ***************************************************************************** */
463#define RDR_VCARB1 0x050244 463#define RDR_VCARB1 0x050244
464 464
465//***************************************************************************** 465/* ***************************************************************************** */
466#define RDR_VCARB2 0x050248 466#define RDR_VCARB2 0x050248
467 467
468//***************************************************************************** 468/* ***************************************************************************** */
469#define RDR_VCARB3 0x05024C 469#define RDR_VCARB3 0x05024C
470 470
471//***************************************************************************** 471/* ***************************************************************************** */
472#define RDR_VCARB4 0x050250 472#define RDR_VCARB4 0x050250
473 473
474//***************************************************************************** 474/* ***************************************************************************** */
475#define RDR_VCARB5 0x050254 475#define RDR_VCARB5 0x050254
476 476
477//***************************************************************************** 477/* ***************************************************************************** */
478#define RDR_VCARB6 0x050258 478#define RDR_VCARB6 0x050258
479 479
480//***************************************************************************** 480/* ***************************************************************************** */
481#define RDR_VCARB7 0x05025C 481#define RDR_VCARB7 0x05025C
482 482
483//***************************************************************************** 483/* ***************************************************************************** */
484#define RDR_RDRSTAT0 0x050300 484#define RDR_RDRSTAT0 0x050300
485 485
486//***************************************************************************** 486/* ***************************************************************************** */
487#define RDR_RDRSTAT1 0x050304 487#define RDR_RDRSTAT1 0x050304
488 488
489//***************************************************************************** 489/* ***************************************************************************** */
490#define RDR_RDRCTL0 0x050308 490#define RDR_RDRCTL0 0x050308
491 491
492//***************************************************************************** 492/* ***************************************************************************** */
493#define RDR_RDRCTL1 0x05030C 493#define RDR_RDRCTL1 0x05030C
494 494
495//***************************************************************************** 495/* ***************************************************************************** */
496// Transaction Layer Registers 496/* Transaction Layer Registers */
497//***************************************************************************** 497/* ***************************************************************************** */
498#define RDR_TLSTAT0 0x050310 498#define RDR_TLSTAT0 0x050310
499 499
500//***************************************************************************** 500/* ***************************************************************************** */
501#define RDR_TLSTAT1 0x050314 501#define RDR_TLSTAT1 0x050314
502 502
503//***************************************************************************** 503/* ***************************************************************************** */
504#define RDR_TLCTL0 0x050318 504#define RDR_TLCTL0 0x050318
505#define FLD_CFG_UR_CPL_MODE 0x00000040 505#define FLD_CFG_UR_CPL_MODE 0x00000040
506#define FLD_CFG_CORR_ERR_QUITE 0x00000020 506#define FLD_CFG_CORR_ERR_QUITE 0x00000020
@@ -510,569 +510,569 @@
510#define FLD_CFG_RELAX_ORDER_MSK 0x00000002 510#define FLD_CFG_RELAX_ORDER_MSK 0x00000002
511#define FLD_CFG_TAG_ORDER_EN 0x00000001 511#define FLD_CFG_TAG_ORDER_EN 0x00000001
512 512
513//***************************************************************************** 513/* ***************************************************************************** */
514#define RDR_TLCTL1 0x05031C 514#define RDR_TLCTL1 0x05031C
515 515
516//***************************************************************************** 516/* ***************************************************************************** */
517#define RDR_REQRCAL 0x050320 517#define RDR_REQRCAL 0x050320
518 518
519//***************************************************************************** 519/* ***************************************************************************** */
520#define RDR_REQRCAU 0x050324 520#define RDR_REQRCAU 0x050324
521 521
522//***************************************************************************** 522/* ***************************************************************************** */
523#define RDR_REQEPA 0x050328 523#define RDR_REQEPA 0x050328
524 524
525//***************************************************************************** 525/* ***************************************************************************** */
526#define RDR_REQCTRL 0x05032C 526#define RDR_REQCTRL 0x05032C
527 527
528//***************************************************************************** 528/* ***************************************************************************** */
529#define RDR_REQSTAT 0x050330 529#define RDR_REQSTAT 0x050330
530 530
531//***************************************************************************** 531/* ***************************************************************************** */
532#define RDR_TL_TEST 0x050334 532#define RDR_TL_TEST 0x050334
533 533
534//***************************************************************************** 534/* ***************************************************************************** */
535#define RDR_VCR01_CTL 0x050348 535#define RDR_VCR01_CTL 0x050348
536 536
537//***************************************************************************** 537/* ***************************************************************************** */
538#define RDR_VCR23_CTL 0x05034C 538#define RDR_VCR23_CTL 0x05034C
539 539
540//***************************************************************************** 540/* ***************************************************************************** */
541#define RDR_RX_VCR0_FC 0x050350 541#define RDR_RX_VCR0_FC 0x050350
542 542
543//***************************************************************************** 543/* ***************************************************************************** */
544#define RDR_RX_VCR1_FC 0x050354 544#define RDR_RX_VCR1_FC 0x050354
545 545
546//***************************************************************************** 546/* ***************************************************************************** */
547#define RDR_RX_VCR2_FC 0x050358 547#define RDR_RX_VCR2_FC 0x050358
548 548
549//***************************************************************************** 549/* ***************************************************************************** */
550#define RDR_RX_VCR3_FC 0x05035C 550#define RDR_RX_VCR3_FC 0x05035C
551 551
552//***************************************************************************** 552/* ***************************************************************************** */
553// Data Link Layer Registers 553/* Data Link Layer Registers */
554//***************************************************************************** 554/* ***************************************************************************** */
555#define RDR_DLLSTAT 0x050360 555#define RDR_DLLSTAT 0x050360
556 556
557//***************************************************************************** 557/* ***************************************************************************** */
558#define RDR_DLLCTRL 0x050364 558#define RDR_DLLCTRL 0x050364
559 559
560//***************************************************************************** 560/* ***************************************************************************** */
561#define RDR_REPLAYTO 0x050368 561#define RDR_REPLAYTO 0x050368
562 562
563//***************************************************************************** 563/* ***************************************************************************** */
564#define RDR_ACKLATTO 0x05036C 564#define RDR_ACKLATTO 0x05036C
565 565
566//***************************************************************************** 566/* ***************************************************************************** */
567// MAC Layer Registers 567/* MAC Layer Registers */
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821 821
822//***************************************************************************** 822/* ***************************************************************************** */
823#define DMA26_CNT1 0x100164 // DMA BuFFer Size : Ch#26 823#define DMA26_CNT1 0x100164 /* DMA BuFFer Size : Ch#26 */
824 824
825//***************************************************************************** 825/* ***************************************************************************** */
826#define DMA1_CNT2 0x100180 // DMA Table Size : Ch#1 826#define DMA1_CNT2 0x100180 /* DMA Table Size : Ch#1 */
827 827
828//***************************************************************************** 828/* ***************************************************************************** */
829#define DMA2_CNT2 0x100184 // DMA Table Size : Ch#2 829#define DMA2_CNT2 0x100184 /* DMA Table Size : Ch#2 */
830 830
831//***************************************************************************** 831/* ***************************************************************************** */
832#define DMA3_CNT2 0x100188 // DMA Table Size : Ch#3 832#define DMA3_CNT2 0x100188 /* DMA Table Size : Ch#3 */
833 833
834//***************************************************************************** 834/* ***************************************************************************** */
835#define DMA4_CNT2 0x10018C // DMA Table Size : Ch#4 835#define DMA4_CNT2 0x10018C /* DMA Table Size : Ch#4 */
836 836
837//***************************************************************************** 837/* ***************************************************************************** */
838#define DMA5_CNT2 0x100190 // DMA Table Size : Ch#5 838#define DMA5_CNT2 0x100190 /* DMA Table Size : Ch#5 */
839 839
840//***************************************************************************** 840/* ***************************************************************************** */
841#define DMA6_CNT2 0x100194 // DMA Table Size : Ch#6 841#define DMA6_CNT2 0x100194 /* DMA Table Size : Ch#6 */
842 842
843//***************************************************************************** 843/* ***************************************************************************** */
844#define DMA7_CNT2 0x100198 // DMA Table Size : Ch#7 844#define DMA7_CNT2 0x100198 /* DMA Table Size : Ch#7 */
845 845
846//***************************************************************************** 846/* ***************************************************************************** */
847#define DMA8_CNT2 0x10019C // DMA Table Size : Ch#8 847#define DMA8_CNT2 0x10019C /* DMA Table Size : Ch#8 */
848 848
849//***************************************************************************** 849/* ***************************************************************************** */
850#define DMA9_CNT2 0x1001A0 // DMA Table Size : Ch#9 850#define DMA9_CNT2 0x1001A0 /* DMA Table Size : Ch#9 */
851 851
852//***************************************************************************** 852/* ***************************************************************************** */
853#define DMA10_CNT2 0x1001A4 // DMA Table Size : Ch#10 853#define DMA10_CNT2 0x1001A4 /* DMA Table Size : Ch#10 */
854 854
855//***************************************************************************** 855/* ***************************************************************************** */
856#define DMA11_CNT2 0x1001A8 // DMA Table Size : Ch#11 856#define DMA11_CNT2 0x1001A8 /* DMA Table Size : Ch#11 */
857 857
858//***************************************************************************** 858/* ***************************************************************************** */
859#define DMA12_CNT2 0x1001AC // DMA Table Size : Ch#12 859#define DMA12_CNT2 0x1001AC /* DMA Table Size : Ch#12 */
860 860
861//***************************************************************************** 861/* ***************************************************************************** */
862#define DMA13_CNT2 0x1001B0 // DMA Table Size : Ch#13 862#define DMA13_CNT2 0x1001B0 /* DMA Table Size : Ch#13 */
863 863
864//***************************************************************************** 864/* ***************************************************************************** */
865#define DMA14_CNT2 0x1001B4 // DMA Table Size : Ch#14 865#define DMA14_CNT2 0x1001B4 /* DMA Table Size : Ch#14 */
866 866
867//***************************************************************************** 867/* ***************************************************************************** */
868#define DMA15_CNT2 0x1001B8 // DMA Table Size : Ch#15 868#define DMA15_CNT2 0x1001B8 /* DMA Table Size : Ch#15 */
869 869
870//***************************************************************************** 870/* ***************************************************************************** */
871#define DMA16_CNT2 0x1001BC // DMA Table Size : Ch#16 871#define DMA16_CNT2 0x1001BC /* DMA Table Size : Ch#16 */
872 872
873//***************************************************************************** 873/* ***************************************************************************** */
874#define DMA17_CNT2 0x1001C0 // DMA Table Size : Ch#17 874#define DMA17_CNT2 0x1001C0 /* DMA Table Size : Ch#17 */
875 875
876//***************************************************************************** 876/* ***************************************************************************** */
877#define DMA18_CNT2 0x1001C4 // DMA Table Size : Ch#18 877#define DMA18_CNT2 0x1001C4 /* DMA Table Size : Ch#18 */
878 878
879//***************************************************************************** 879/* ***************************************************************************** */
880#define DMA19_CNT2 0x1001C8 // DMA Table Size : Ch#19 880#define DMA19_CNT2 0x1001C8 /* DMA Table Size : Ch#19 */
881 881
882//***************************************************************************** 882/* ***************************************************************************** */
883#define DMA20_CNT2 0x1001CC // DMA Table Size : Ch#20 883#define DMA20_CNT2 0x1001CC /* DMA Table Size : Ch#20 */
884 884
885//***************************************************************************** 885/* ***************************************************************************** */
886#define DMA21_CNT2 0x1001D0 // DMA Table Size : Ch#21 886#define DMA21_CNT2 0x1001D0 /* DMA Table Size : Ch#21 */
887 887
888//***************************************************************************** 888/* ***************************************************************************** */
889#define DMA22_CNT2 0x1001D4 // DMA Table Size : Ch#22 889#define DMA22_CNT2 0x1001D4 /* DMA Table Size : Ch#22 */
890 890
891//***************************************************************************** 891/* ***************************************************************************** */
892#define DMA23_CNT2 0x1001D8 // DMA Table Size : Ch#23 892#define DMA23_CNT2 0x1001D8 /* DMA Table Size : Ch#23 */
893 893
894//***************************************************************************** 894/* ***************************************************************************** */
895#define DMA24_CNT2 0x1001DC // DMA Table Size : Ch#24 895#define DMA24_CNT2 0x1001DC /* DMA Table Size : Ch#24 */
896 896
897//***************************************************************************** 897/* ***************************************************************************** */
898#define DMA25_CNT2 0x1001E0 // DMA Table Size : Ch#25 898#define DMA25_CNT2 0x1001E0 /* DMA Table Size : Ch#25 */
899 899
900//***************************************************************************** 900/* ***************************************************************************** */
901#define DMA26_CNT2 0x1001E4 // DMA Table Size : Ch#26 901#define DMA26_CNT2 0x1001E4 /* DMA Table Size : Ch#26 */
902 902
903//***************************************************************************** 903/* ***************************************************************************** */
904 // ITG 904 /* ITG */
905//***************************************************************************** 905/* ***************************************************************************** */
906#define TM_CNT_LDW 0x110000 // Timer : Counter low 906#define TM_CNT_LDW 0x110000 /* Timer : Counter low */
907 907
908//***************************************************************************** 908/* ***************************************************************************** */
909#define TM_CNT_UW 0x110004 // Timer : Counter high word 909#define TM_CNT_UW 0x110004 /* Timer : Counter high word */
910 910
911//***************************************************************************** 911/* ***************************************************************************** */
912#define TM_LMT_LDW 0x110008 // Timer : Limit low 912#define TM_LMT_LDW 0x110008 /* Timer : Limit low */
913 913
914//***************************************************************************** 914/* ***************************************************************************** */
915#define TM_LMT_UW 0x11000C // Timer : Limit high word 915#define TM_LMT_UW 0x11000C /* Timer : Limit high word */
916 916
917//***************************************************************************** 917/* ***************************************************************************** */
918#define GP0_IO 0x110010 // GPIO output enables data I/O 918#define GP0_IO 0x110010 /* GPIO output enables data I/O */
919#define FLD_GP_OE 0x00FF0000 // GPIO: GP_OE output enable 919#define FLD_GP_OE 0x00FF0000 /* GPIO: GP_OE output enable */
920#define FLD_GP_IN 0x0000FF00 // GPIO: GP_IN status 920#define FLD_GP_IN 0x0000FF00 /* GPIO: GP_IN status */
921#define FLD_GP_OUT 0x000000FF // GPIO: GP_OUT control 921#define FLD_GP_OUT 0x000000FF /* GPIO: GP_OUT control */
922 922
923//***************************************************************************** 923/* ***************************************************************************** */
924#define GPIO_ISM 0x110014 // GPIO interrupt sensitivity mode 924#define GPIO_ISM 0x110014 /* GPIO interrupt sensitivity mode */
925#define FLD_GP_ISM_SNS 0x00000070 925#define FLD_GP_ISM_SNS 0x00000070
926#define FLD_GP_ISM_POL 0x00000007 926#define FLD_GP_ISM_POL 0x00000007
927 927
928//***************************************************************************** 928/* ***************************************************************************** */
929#define SOFT_RESET 0x11001C // Output system reset reg 929#define SOFT_RESET 0x11001C /* Output system reset reg */
930#define FLD_PECOS_SOFT_RESET 0x00000001 930#define FLD_PECOS_SOFT_RESET 0x00000001
931 931
932//***************************************************************************** 932/* ***************************************************************************** */
933#define MC416_RWD 0x110020 // MC416 GPIO[18:3] pin 933#define MC416_RWD 0x110020 /* MC416 GPIO[18:3] pin */
934#define MC416_OEN 0x110024 // Output enable of GPIO[18:3] 934#define MC416_OEN 0x110024 /* Output enable of GPIO[18:3] */
935#define MC416_CTL 0x110028 935#define MC416_CTL 0x110028
936 936
937//***************************************************************************** 937/* ***************************************************************************** */
938#define ALT_PIN_OUT_SEL 0x11002C // Alternate GPIO output select 938#define ALT_PIN_OUT_SEL 0x11002C /* Alternate GPIO output select */
939 939
940#define FLD_ALT_GPIO_OUT_SEL 0xF0000000 940#define FLD_ALT_GPIO_OUT_SEL 0xF0000000
941// 0 Disabled <-- default 941/* 0 Disabled <-- default */
942// 1 GPIO[0] 942/* 1 GPIO[0] */
943// 2 GPIO[10] 943/* 2 GPIO[10] */
944// 3 VIP_656_DATA_VAL 944/* 3 VIP_656_DATA_VAL */
945// 4 VIP_656_DATA[0] 945/* 4 VIP_656_DATA[0] */
946// 5 VIP_656_CLK 946/* 5 VIP_656_CLK */
947// 6 VIP_656_DATA_EXT[1] 947/* 6 VIP_656_DATA_EXT[1] */
948// 7 VIP_656_DATA_EXT[0] 948/* 7 VIP_656_DATA_EXT[0] */
949// 8 ATT_IF 949/* 8 ATT_IF */
950 950
951#define FLD_AUX_PLL_CLK_ALT_SEL 0x0F000000 951#define FLD_AUX_PLL_CLK_ALT_SEL 0x0F000000
952// 0 AUX_PLL_CLK<-- default 952/* 0 AUX_PLL_CLK<-- default */
953// 1 GPIO[2] 953/* 1 GPIO[2] */
954// 2 GPIO[10] 954/* 2 GPIO[10] */
955// 3 VIP_656_DATA_VAL 955/* 3 VIP_656_DATA_VAL */
956// 4 VIP_656_DATA[0] 956/* 4 VIP_656_DATA[0] */
957// 5 VIP_656_CLK 957/* 5 VIP_656_CLK */
958// 6 VIP_656_DATA_EXT[1] 958/* 6 VIP_656_DATA_EXT[1] */
959// 7 VIP_656_DATA_EXT[0] 959/* 7 VIP_656_DATA_EXT[0] */
960 960
961#define FLD_IR_TX_ALT_SEL 0x00F00000 961#define FLD_IR_TX_ALT_SEL 0x00F00000
962// 0 IR_TX <-- default 962/* 0 IR_TX <-- default */
963// 1 GPIO[1] 963/* 1 GPIO[1] */
964// 2 GPIO[10] 964/* 2 GPIO[10] */
965// 3 VIP_656_DATA_VAL 965/* 3 VIP_656_DATA_VAL */
966// 4 VIP_656_DATA[0] 966/* 4 VIP_656_DATA[0] */
967// 5 VIP_656_CLK 967/* 5 VIP_656_CLK */
968// 6 VIP_656_DATA_EXT[1] 968/* 6 VIP_656_DATA_EXT[1] */
969// 7 VIP_656_DATA_EXT[0] 969/* 7 VIP_656_DATA_EXT[0] */
970 970
971#define FLD_IR_RX_ALT_SEL 0x000F0000 971#define FLD_IR_RX_ALT_SEL 0x000F0000
972// 0 IR_RX <-- default 972/* 0 IR_RX <-- default */
973// 1 GPIO[0] 973/* 1 GPIO[0] */
974// 2 GPIO[10] 974/* 2 GPIO[10] */
975// 3 VIP_656_DATA_VAL 975/* 3 VIP_656_DATA_VAL */
976// 4 VIP_656_DATA[0] 976/* 4 VIP_656_DATA[0] */
977// 5 VIP_656_CLK 977/* 5 VIP_656_CLK */
978// 6 VIP_656_DATA_EXT[1] 978/* 6 VIP_656_DATA_EXT[1] */
979// 7 VIP_656_DATA_EXT[0] 979/* 7 VIP_656_DATA_EXT[0] */
980 980
981#define FLD_GPIO10_ALT_SEL 0x0000F000 981#define FLD_GPIO10_ALT_SEL 0x0000F000
982// 0 GPIO[10] <-- default 982/* 0 GPIO[10] <-- default */
983// 1 GPIO[0] 983/* 1 GPIO[0] */
984// 2 GPIO[10] 984/* 2 GPIO[10] */
985// 3 VIP_656_DATA_VAL 985/* 3 VIP_656_DATA_VAL */
986// 4 VIP_656_DATA[0] 986/* 4 VIP_656_DATA[0] */
987// 5 VIP_656_CLK 987/* 5 VIP_656_CLK */
988// 6 VIP_656_DATA_EXT[1] 988/* 6 VIP_656_DATA_EXT[1] */
989// 7 VIP_656_DATA_EXT[0] 989/* 7 VIP_656_DATA_EXT[0] */
990 990
991#define FLD_GPIO2_ALT_SEL 0x00000F00 991#define FLD_GPIO2_ALT_SEL 0x00000F00
992// 0 GPIO[2] <-- default 992/* 0 GPIO[2] <-- default */
993// 1 GPIO[1] 993/* 1 GPIO[1] */
994// 2 GPIO[10] 994/* 2 GPIO[10] */
995// 3 VIP_656_DATA_VAL 995/* 3 VIP_656_DATA_VAL */
996// 4 VIP_656_DATA[0] 996/* 4 VIP_656_DATA[0] */
997// 5 VIP_656_CLK 997/* 5 VIP_656_CLK */
998// 6 VIP_656_DATA_EXT[1] 998/* 6 VIP_656_DATA_EXT[1] */
999// 7 VIP_656_DATA_EXT[0] 999/* 7 VIP_656_DATA_EXT[0] */
1000 1000
1001#define FLD_GPIO1_ALT_SEL 0x000000F0 1001#define FLD_GPIO1_ALT_SEL 0x000000F0
1002// 0 GPIO[1] <-- default 1002/* 0 GPIO[1] <-- default */
1003// 1 GPIO[0] 1003/* 1 GPIO[0] */
1004// 2 GPIO[10] 1004/* 2 GPIO[10] */
1005// 3 VIP_656_DATA_VAL 1005/* 3 VIP_656_DATA_VAL */
1006// 4 VIP_656_DATA[0] 1006/* 4 VIP_656_DATA[0] */
1007// 5 VIP_656_CLK 1007/* 5 VIP_656_CLK */
1008// 6 VIP_656_DATA_EXT[1] 1008/* 6 VIP_656_DATA_EXT[1] */
1009// 7 VIP_656_DATA_EXT[0] 1009/* 7 VIP_656_DATA_EXT[0] */
1010 1010
1011#define FLD_GPIO0_ALT_SEL 0x0000000F 1011#define FLD_GPIO0_ALT_SEL 0x0000000F
1012// 0 GPIO[0] <-- default 1012/* 0 GPIO[0] <-- default */
1013// 1 GPIO[1] 1013/* 1 GPIO[1] */
1014// 2 GPIO[10] 1014/* 2 GPIO[10] */
1015// 3 VIP_656_DATA_VAL 1015/* 3 VIP_656_DATA_VAL */
1016// 4 VIP_656_DATA[0] 1016/* 4 VIP_656_DATA[0] */
1017// 5 VIP_656_CLK 1017/* 5 VIP_656_CLK */
1018// 6 VIP_656_DATA_EXT[1] 1018/* 6 VIP_656_DATA_EXT[1] */
1019// 7 VIP_656_DATA_EXT[0] 1019/* 7 VIP_656_DATA_EXT[0] */
1020 1020
1021#define ALT_PIN_IN_SEL 0x110030 // Alternate GPIO input select 1021#define ALT_PIN_IN_SEL 0x110030 /* Alternate GPIO input select */
1022 1022
1023#define FLD_GPIO10_ALT_IN_SEL 0x0000F000 1023#define FLD_GPIO10_ALT_IN_SEL 0x0000F000
1024// 0 GPIO[10] <-- default 1024/* 0 GPIO[10] <-- default */
1025// 1 IR_RX 1025/* 1 IR_RX */
1026// 2 IR_TX 1026/* 2 IR_TX */
1027// 3 AUX_PLL_CLK 1027/* 3 AUX_PLL_CLK */
1028// 4 IF_ATT_SEL 1028/* 4 IF_ATT_SEL */
1029// 5 GPIO[0] 1029/* 5 GPIO[0] */
1030// 6 GPIO[1] 1030/* 6 GPIO[1] */
1031// 7 GPIO[2] 1031/* 7 GPIO[2] */
1032 1032
1033#define FLD_GPIO2_ALT_IN_SEL 0x00000F00 1033#define FLD_GPIO2_ALT_IN_SEL 0x00000F00
1034// 0 GPIO[2] <-- default 1034/* 0 GPIO[2] <-- default */
1035// 1 IR_RX 1035/* 1 IR_RX */
1036// 2 IR_TX 1036/* 2 IR_TX */
1037// 3 AUX_PLL_CLK 1037/* 3 AUX_PLL_CLK */
1038// 4 IF_ATT_SEL 1038/* 4 IF_ATT_SEL */
1039 1039
1040#define FLD_GPIO1_ALT_IN_SEL 0x000000F0 1040#define FLD_GPIO1_ALT_IN_SEL 0x000000F0
1041// 0 GPIO[1] <-- default 1041/* 0 GPIO[1] <-- default */
1042// 1 IR_RX 1042/* 1 IR_RX */
1043// 2 IR_TX 1043/* 2 IR_TX */
1044// 3 AUX_PLL_CLK 1044/* 3 AUX_PLL_CLK */
1045// 4 IF_ATT_SEL 1045/* 4 IF_ATT_SEL */
1046 1046
1047#define FLD_GPIO0_ALT_IN_SEL 0x0000000F 1047#define FLD_GPIO0_ALT_IN_SEL 0x0000000F
1048// 0 GPIO[0] <-- default 1048/* 0 GPIO[0] <-- default */
1049// 1 IR_RX 1049/* 1 IR_RX */
1050// 2 IR_TX 1050/* 2 IR_TX */
1051// 3 AUX_PLL_CLK 1051/* 3 AUX_PLL_CLK */
1052// 4 IF_ATT_SEL 1052/* 4 IF_ATT_SEL */
1053 1053
1054//***************************************************************************** 1054/* ***************************************************************************** */
1055#define TEST_BUS_CTL1 0x110040 // Test bus control register #1 1055#define TEST_BUS_CTL1 0x110040 /* Test bus control register #1 */
1056 1056
1057//***************************************************************************** 1057/* ***************************************************************************** */
1058#define TEST_BUS_CTL2 0x110044 // Test bus control register #2 1058#define TEST_BUS_CTL2 0x110044 /* Test bus control register #2 */
1059 1059
1060//***************************************************************************** 1060/* ***************************************************************************** */
1061#define CLK_DELAY 0x110048 // Clock delay 1061#define CLK_DELAY 0x110048 /* Clock delay */
1062#define FLD_MOE_CLK_DIS 0x80000000 // Disable MoE clock 1062#define FLD_MOE_CLK_DIS 0x80000000 /* Disable MoE clock */
1063 1063
1064//***************************************************************************** 1064/* ***************************************************************************** */
1065#define PAD_CTRL 0x110068 // Pad drive strength control 1065#define PAD_CTRL 0x110068 /* Pad drive strength control */
1066 1066
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1259 1259
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1261 1261
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1265#define VID_SRC_D_ACTIVE_CTL2 0x130B18 // Video D active control 2 1265#define VID_SRC_D_ACTIVE_CTL2 0x130B18 /* Video D active control 2 */
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1270 1270
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1272 1272
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1281 1281
1282//***************************************************************************** 1282/* ***************************************************************************** */
1283// Audio I/F 1283/* Audio I/F */
1284//***************************************************************************** 1284/* ***************************************************************************** */
1285#define AUD_DST_A_DMA 0x140000 // Audio Int A DMA data port 1285#define AUD_DST_A_DMA 0x140000 /* Audio Int A DMA data port */
1286#define AUD_SRC_A_DMA 0x140008 // Audio Int A DMA data port 1286#define AUD_SRC_A_DMA 0x140008 /* Audio Int A DMA data port */
1287 1287
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1290 1290
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1300 1300
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1303 1303
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1309 1309
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1311#define AUD_DST_C_DMA 0x140200 // Audio Int C DMA data port 1311#define AUD_DST_C_DMA 0x140200 /* Audio Int C DMA data port */
1312#define AUD_SRC_C_DMA 0x140208 // Audio Int C DMA data port 1312#define AUD_SRC_C_DMA 0x140208 /* Audio Int C DMA data port */
1313 1313
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1316 1316
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1322 1322
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1324#define AUD_DST_D_DMA 0x140300 // Audio Int D DMA data port 1324#define AUD_DST_D_DMA 0x140300 /* Audio Int D DMA data port */
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1326 1326
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1336//***************************************************************************** 1336/* ***************************************************************************** */
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1338 1338
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1345 1345
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1347 1347
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1349 1349
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1361 1361
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1363 1363
1364//***************************************************************************** 1364/* ***************************************************************************** */
1365#define AUD_INT_DMA_CTL 0x140500 // Audio Int DMA control 1365#define AUD_INT_DMA_CTL 0x140500 /* Audio Int DMA control */
1366 1366
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1386 1386
1387//***************************************************************************** 1387/* ***************************************************************************** */
1388// 1388/* */
1389// Mobilygen Interface Registers 1389/* Mobilygen Interface Registers */
1390// 1390/* */
1391//***************************************************************************** 1391/* ***************************************************************************** */
1392// Mobilygen Interface A 1392/* Mobilygen Interface A */
1393//***************************************************************************** 1393/* ***************************************************************************** */
1394#define MB_IF_A_DMA 0x150000 // MBIF A DMA data port 1394#define MB_IF_A_DMA 0x150000 /* MBIF A DMA data port */
1395#define MB_IF_A_GPCN 0x150008 // MBIF A GP counter 1395#define MB_IF_A_GPCN 0x150008 /* MBIF A GP counter */
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1417#define MB_IF_A_DATA_STRUCT_F 0x150060 1417#define MB_IF_A_DATA_STRUCT_F 0x150060
1418//***************************************************************************** 1418/* ***************************************************************************** */
1419// Mobilygen Interface B 1419/* Mobilygen Interface B */
1420//***************************************************************************** 1420/* ***************************************************************************** */
1421#define MB_IF_B_DMA 0x160000 // MBIF A DMA data port 1421#define MB_IF_B_DMA 0x160000 /* MBIF A DMA data port */
1422#define MB_IF_B_GPCN 0x160008 // MBIF A GP counter 1422#define MB_IF_B_GPCN 0x160008 /* MBIF A GP counter */
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1445 1445
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1452 1452
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1455#define FLD_MB_HCMD_H_BUSY 0x40000000 1455#define FLD_MB_HCMD_H_BUSY 0x40000000
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@@ -1461,118 +1461,118 @@
1461#define FLD_MB_HCMD_H_ADDR 0x00FF0000 1461#define FLD_MB_HCMD_H_ADDR 0x00FF0000
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1463 1463
1464//***************************************************************************** 1464/* ***************************************************************************** */
1465// I2C #1 1465/* I2C #1 */
1466//***************************************************************************** 1466/* ***************************************************************************** */
1467#define I2C1_ADDR 0x180000 // I2C #1 address 1467#define I2C1_ADDR 0x180000 /* I2C #1 address */
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1469 // RO [24] reserved 1469 /* RO [24] reserved */
1470//***************************************************************************** 1470/* ***************************************************************************** */
1471#define FLD_I2C_SADDR 0x00FFFFFF // RW [23:0] I2C Sub-address 1471#define FLD_I2C_SADDR 0x00FFFFFF /* RW [23:0] I2C Sub-address */
1472 1472
1473//***************************************************************************** 1473/* ***************************************************************************** */
1474#define I2C1_WDATA 0x180004 // I2C #1 write data 1474#define I2C1_WDATA 0x180004 /* I2C #1 write data */
1475#define FLD_I2C_WDATA 0xFFFFFFFF // RW [31:0] 1475#define FLD_I2C_WDATA 0xFFFFFFFF /* RW [31:0] */
1476 1476
1477//***************************************************************************** 1477/* ***************************************************************************** */
1478#define I2C1_CTRL 0x180008 // I2C #1 control 1478#define I2C1_CTRL 0x180008 /* I2C #1 control */
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1482 // RO [19:18] reserved 1482 /* RO [19:18] reserved */
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1485 // RO [15] reserved 1485 /* RO [15] reserved */
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1488 // RO [10:9] reserved 1488 /* RO [10:9] reserved */
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1490 // RO [7:6] reserved 1490 /* RO [7:6] reserved */
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1497 1497
1498//***************************************************************************** 1498/* ***************************************************************************** */
1499#define I2C1_RDATA 0x18000C // I2C #1 read data 1499#define I2C1_RDATA 0x18000C /* I2C #1 read data */
1500#define FLD_I2C_RDATA 0xFFFFFFFF // RO [31:0] 1500#define FLD_I2C_RDATA 0xFFFFFFFF /* RO [31:0] */
1501 1501
1502//***************************************************************************** 1502/* ***************************************************************************** */
1503#define I2C1_STAT 0x180010 // I2C #1 status 1503#define I2C1_STAT 0x180010 /* I2C #1 status */
1504#define FLD_I2C_XFER_IN_PROG 0x00000002 // RO [1] 1504#define FLD_I2C_XFER_IN_PROG 0x00000002 /* RO [1] */
1505#define FLD_I2C_RACK 0x00000001 // RO [0] 1505#define FLD_I2C_RACK 0x00000001 /* RO [0] */
1506 1506
1507//***************************************************************************** 1507/* ***************************************************************************** */
1508// I2C #2 1508/* I2C #2 */
1509//***************************************************************************** 1509/* ***************************************************************************** */
1510#define I2C2_ADDR 0x190000 // I2C #2 address 1510#define I2C2_ADDR 0x190000 /* I2C #2 address */
1511 1511
1512//***************************************************************************** 1512/* ***************************************************************************** */
1513#define I2C2_WDATA 0x190004 // I2C #2 write data 1513#define I2C2_WDATA 0x190004 /* I2C #2 write data */
1514 1514
1515//***************************************************************************** 1515/* ***************************************************************************** */
1516#define I2C2_CTRL 0x190008 // I2C #2 control 1516#define I2C2_CTRL 0x190008 /* I2C #2 control */
1517 1517
1518//***************************************************************************** 1518/* ***************************************************************************** */
1519#define I2C2_RDATA 0x19000C // I2C #2 read data 1519#define I2C2_RDATA 0x19000C /* I2C #2 read data */
1520 1520
1521//***************************************************************************** 1521/* ***************************************************************************** */
1522#define I2C2_STAT 0x190010 // I2C #2 status 1522#define I2C2_STAT 0x190010 /* I2C #2 status */
1523 1523
1524//***************************************************************************** 1524/* ***************************************************************************** */
1525// I2C #3 1525/* I2C #3 */
1526//***************************************************************************** 1526/* ***************************************************************************** */
1527#define I2C3_ADDR 0x1A0000 // I2C #3 address 1527#define I2C3_ADDR 0x1A0000 /* I2C #3 address */
1528 1528
1529//***************************************************************************** 1529/* ***************************************************************************** */
1530#define I2C3_WDATA 0x1A0004 // I2C #3 write data 1530#define I2C3_WDATA 0x1A0004 /* I2C #3 write data */
1531 1531
1532//***************************************************************************** 1532/* ***************************************************************************** */
1533#define I2C3_CTRL 0x1A0008 // I2C #3 control 1533#define I2C3_CTRL 0x1A0008 /* I2C #3 control */
1534 1534
1535//***************************************************************************** 1535/* ***************************************************************************** */
1536#define I2C3_RDATA 0x1A000C // I2C #3 read data 1536#define I2C3_RDATA 0x1A000C /* I2C #3 read data */
1537 1537
1538//***************************************************************************** 1538/* ***************************************************************************** */
1539#define I2C3_STAT 0x1A0010 // I2C #3 status 1539#define I2C3_STAT 0x1A0010 /* I2C #3 status */
1540 1540
1541//***************************************************************************** 1541/* ***************************************************************************** */
1542// UART 1542/* UART */
1543//***************************************************************************** 1543/* ***************************************************************************** */
1544#define UART_CTL 0x1B0000 // UART Control Register 1544#define UART_CTL 0x1B0000 /* UART Control Register */
1545#define FLD_LOOP_BACK_EN (1 << 7) // RW field - default 0 1545#define FLD_LOOP_BACK_EN (1 << 7) /* RW field - default 0 */
1546#define FLD_RX_TRG_SZ (3 << 2) // RW field - default 0 1546#define FLD_RX_TRG_SZ (3 << 2) /* RW field - default 0 */
1547#define FLD_RX_EN (1 << 1) // RW field - default 0 1547#define FLD_RX_EN (1 << 1) /* RW field - default 0 */
1548#define FLD_TX_EN (1 << 0) // RW field - default 0 1548#define FLD_TX_EN (1 << 0) /* RW field - default 0 */
1549 1549
1550//***************************************************************************** 1550/* ***************************************************************************** */
1551#define UART_BRD 0x1B0004 // UART Baud Rate Divisor 1551#define UART_BRD 0x1B0004 /* UART Baud Rate Divisor */
1552#define FLD_BRD 0x0000FFFF // RW field - default 0x197 1552#define FLD_BRD 0x0000FFFF /* RW field - default 0x197 */
1553 1553
1554//***************************************************************************** 1554/* ***************************************************************************** */
1555#define UART_DBUF 0x1B0008 // UART Tx/Rx Data BuFFer 1555#define UART_DBUF 0x1B0008 /* UART Tx/Rx Data BuFFer */
1556#define FLD_DB 0xFFFFFFFF // RW field - default 0 1556#define FLD_DB 0xFFFFFFFF /* RW field - default 0 */
1557 1557
1558//***************************************************************************** 1558/* ***************************************************************************** */
1559#define UART_ISR 0x1B000C // UART Interrupt Status 1559#define UART_ISR 0x1B000C /* UART Interrupt Status */
1560#define FLD_RXD_TIMEOUT_EN (1 << 7) // RW field - default 0 1560#define FLD_RXD_TIMEOUT_EN (1 << 7) /* RW field - default 0 */
1561#define FLD_FRM_ERR_EN (1 << 6) // RW field - default 0 1561#define FLD_FRM_ERR_EN (1 << 6) /* RW field - default 0 */
1562#define FLD_RXD_RDY_EN (1 << 5) // RW field - default 0 1562#define FLD_RXD_RDY_EN (1 << 5) /* RW field - default 0 */
1563#define FLD_TXD_EMPTY_EN (1 << 4) // RW field - default 0 1563#define FLD_TXD_EMPTY_EN (1 << 4) /* RW field - default 0 */
1564#define FLD_RXD_OVERFLOW (1 << 3) // RW field - default 0 1564#define FLD_RXD_OVERFLOW (1 << 3) /* RW field - default 0 */
1565#define FLD_FRM_ERR (1 << 2) // RW field - default 0 1565#define FLD_FRM_ERR (1 << 2) /* RW field - default 0 */
1566#define FLD_RXD_RDY (1 << 1) // RW field - default 0 1566#define FLD_RXD_RDY (1 << 1) /* RW field - default 0 */
1567#define FLD_TXD_EMPTY (1 << 0) // RW field - default 0 1567#define FLD_TXD_EMPTY (1 << 0) /* RW field - default 0 */
1568 1568
1569//***************************************************************************** 1569/* ***************************************************************************** */
1570#define UART_CNT 0x1B0010 // UART Tx/Rx FIFO Byte Count 1570#define UART_CNT 0x1B0010 /* UART Tx/Rx FIFO Byte Count */
1571#define FLD_TXD_CNT (0x1F << 8) // RW field - default 0 1571#define FLD_TXD_CNT (0x1F << 8) /* RW field - default 0 */
1572#define FLD_RXD_CNT (0x1F << 0) // RW field - default 0 1572#define FLD_RXD_CNT (0x1F << 0) /* RW field - default 0 */
1573 1573
1574//***************************************************************************** 1574/* ***************************************************************************** */
1575// Motion Detection 1575/* Motion Detection */
1576#define MD_CH0_GRID_BLOCK_YCNT 0x170014 1576#define MD_CH0_GRID_BLOCK_YCNT 0x170014
1577#define MD_CH1_GRID_BLOCK_YCNT 0x170094 1577#define MD_CH1_GRID_BLOCK_YCNT 0x170094
1578#define MD_CH2_GRID_BLOCK_YCNT 0x170114 1578#define MD_CH2_GRID_BLOCK_YCNT 0x170114
@@ -1589,4 +1589,4 @@
1589#define PIXEL_ENGINE_VIP1 0 1589#define PIXEL_ENGINE_VIP1 0
1590#define PIXEL_ENGINE_VIP2 1 1590#define PIXEL_ENGINE_VIP2 1
1591 1591
1592#endif //Athena_REGISTERS 1592#endif /* Athena_REGISTERS */
diff --git a/drivers/staging/cx25821/cx25821-sram.h b/drivers/staging/cx25821/cx25821-sram.h
index bd677ee2299..5f05d153bc4 100644
--- a/drivers/staging/cx25821/cx25821-sram.h
+++ b/drivers/staging/cx25821/cx25821-sram.h
@@ -23,34 +23,34 @@
23#ifndef __ATHENA_SRAM_H__ 23#ifndef __ATHENA_SRAM_H__
24#define __ATHENA_SRAM_H__ 24#define __ATHENA_SRAM_H__
25 25
26//#define RX_SRAM_START_SIZE = 0; // Start of reserved SRAM 26/* #define RX_SRAM_START_SIZE = 0; // Start of reserved SRAM */
27#define VID_CMDS_SIZE 80 // Video CMDS size in bytes 27#define VID_CMDS_SIZE 80 /* Video CMDS size in bytes */
28#define AUDIO_CMDS_SIZE 80 // AUDIO CMDS size in bytes 28#define AUDIO_CMDS_SIZE 80 /* AUDIO CMDS size in bytes */
29#define MBIF_CMDS_SIZE 80 // MBIF CMDS size in bytes 29#define MBIF_CMDS_SIZE 80 /* MBIF CMDS size in bytes */
30 30
31//#define RX_SRAM_POOL_START_SIZE = 0; // Start of useable RX SRAM for buffers 31/* #define RX_SRAM_POOL_START_SIZE = 0; // Start of useable RX SRAM for buffers */
32#define VID_IQ_SIZE 64 // VID instruction queue size in bytes 32#define VID_IQ_SIZE 64 /* VID instruction queue size in bytes */
33#define MBIF_IQ_SIZE 64 33#define MBIF_IQ_SIZE 64
34#define AUDIO_IQ_SIZE 64 // AUD instruction queue size in bytes 34#define AUDIO_IQ_SIZE 64 /* AUD instruction queue size in bytes */
35 35
36#define VID_CDT_SIZE 64 // VID cluster descriptor table size in bytes 36#define VID_CDT_SIZE 64 /* VID cluster descriptor table size in bytes */
37#define MBIF_CDT_SIZE 64 // MBIF/HBI cluster descriptor table size in bytes 37#define MBIF_CDT_SIZE 64 /* MBIF/HBI cluster descriptor table size in bytes */
38#define AUDIO_CDT_SIZE 48 // AUD cluster descriptor table size in bytes 38#define AUDIO_CDT_SIZE 48 /* AUD cluster descriptor table size in bytes */
39 39
40//#define RX_SRAM_POOL_FREE_SIZE = 16; // Start of available RX SRAM 40/* #define RX_SRAM_POOL_FREE_SIZE = 16; // Start of available RX SRAM */
41//#define RX_SRAM_END_SIZE = 0; // End of RX SRAM 41/* #define RX_SRAM_END_SIZE = 0; // End of RX SRAM */
42 42
43//#define TX_SRAM_POOL_START_SIZE = 0; // Start of transmit pool SRAM 43/* #define TX_SRAM_POOL_START_SIZE = 0; // Start of transmit pool SRAM */
44//#define MSI_DATA_SIZE = 64; // Reserved (MSI Data, RISC working stora 44/* #define MSI_DATA_SIZE = 64; // Reserved (MSI Data, RISC working stora */
45 45
46#define VID_CLUSTER_SIZE 1440 // VID cluster data line 46#define VID_CLUSTER_SIZE 1440 /* VID cluster data line */
47#define AUDIO_CLUSTER_SIZE 128 // AUDIO cluster data line 47#define AUDIO_CLUSTER_SIZE 128 /* AUDIO cluster data line */
48#define MBIF_CLUSTER_SIZE 1440 // MBIF/HBI cluster data line 48#define MBIF_CLUSTER_SIZE 1440 /* MBIF/HBI cluster data line */
49 49
50//#define TX_SRAM_POOL_FREE_SIZE = 704; // Start of available TX SRAM 50/* #define TX_SRAM_POOL_FREE_SIZE = 704; // Start of available TX SRAM */
51//#define TX_SRAM_END_SIZE = 0; // End of TX SRAM 51/* #define TX_SRAM_END_SIZE = 0; // End of TX SRAM */
52 52
53// Receive SRAM 53/* Receive SRAM */
54#define RX_SRAM_START 0x10000 54#define RX_SRAM_START 0x10000
55#define VID_A_DOWN_CMDS 0x10000 55#define VID_A_DOWN_CMDS 0x10000
56#define VID_B_DOWN_CMDS 0x10050 56#define VID_B_DOWN_CMDS 0x10050
@@ -78,9 +78,9 @@
78#define AUD_E_UP_CMDS 0x10730 78#define AUD_E_UP_CMDS 0x10730
79#define MBIF_A_DOWN_CMDS 0x10780 79#define MBIF_A_DOWN_CMDS 0x10780
80#define MBIF_B_DOWN_CMDS 0x107D0 80#define MBIF_B_DOWN_CMDS 0x107D0
81#define DMA_SCRATCH_PAD 0x10820 // Scratch pad area from 0x10820 to 0x10B40 81#define DMA_SCRATCH_PAD 0x10820 /* Scratch pad area from 0x10820 to 0x10B40 */
82 82
83//#define RX_SRAM_POOL_START = 0x105B0; 83/* #define RX_SRAM_POOL_START = 0x105B0; */
84 84
85#define VID_A_IQ 0x11000 85#define VID_A_IQ 0x11000
86#define VID_B_IQ 0x11040 86#define VID_B_IQ 0x11040
@@ -118,7 +118,7 @@
118#define MBIF_A_CDT 0x10C00 118#define MBIF_A_CDT 0x10C00
119#define MBIF_B_CDT 0x10CC0 119#define MBIF_B_CDT 0x10CC0
120 120
121// Cluster Buffer for RX 121/* Cluster Buffer for RX */
122#define VID_A_UP_CLUSTER_1 0x11400 122#define VID_A_UP_CLUSTER_1 0x11400
123#define VID_A_UP_CLUSTER_2 0x119A0 123#define VID_A_UP_CLUSTER_2 0x119A0
124#define VID_A_UP_CLUSTER_3 0x11F40 124#define VID_A_UP_CLUSTER_3 0x11F40
@@ -178,9 +178,9 @@
178#define RX_SRAM_POOL_FREE 0x1CE00 178#define RX_SRAM_POOL_FREE 0x1CE00
179#define RX_SRAM_END 0x1D000 179#define RX_SRAM_END 0x1D000
180 180
181// Free Receive SRAM 144 Bytes 181/* Free Receive SRAM 144 Bytes */
182 182
183// Transmit SRAM 183/* Transmit SRAM */
184#define TX_SRAM_POOL_START 0x00000 184#define TX_SRAM_POOL_START 0x00000
185 185
186#define VID_A_DOWN_CLUSTER_1 0x00040 186#define VID_A_DOWN_CLUSTER_1 0x00040
diff --git a/drivers/staging/cx25821/cx25821-video-upstream-ch2.h b/drivers/staging/cx25821/cx25821-video-upstream-ch2.h
index 73feea114c1..62340636c91 100644
--- a/drivers/staging/cx25821/cx25821-video-upstream-ch2.h
+++ b/drivers/staging/cx25821/cx25821-video-upstream-ch2.h
@@ -37,7 +37,7 @@
37#define RESET_STATUS -1 37#define RESET_STATUS -1
38#define NUM_NO_OPS 5 38#define NUM_NO_OPS 5
39 39
40// PAL and NTSC line sizes and number of lines. 40/* PAL and NTSC line sizes and number of lines. */
41#define WIDTH_D1 720 41#define WIDTH_D1 720
42#define NTSC_LINES_PER_FRAME 480 42#define NTSC_LINES_PER_FRAME 480
43#define PAL_LINES_PER_FRAME 576 43#define PAL_LINES_PER_FRAME 576
diff --git a/drivers/staging/cx25821/cx25821-video-upstream.h b/drivers/staging/cx25821/cx25821-video-upstream.h
index cc9f9384251..10dee5c24a8 100644
--- a/drivers/staging/cx25821/cx25821-video-upstream.h
+++ b/drivers/staging/cx25821/cx25821-video-upstream.h
@@ -38,7 +38,7 @@
38#define RESET_STATUS -1 38#define RESET_STATUS -1
39#define NUM_NO_OPS 5 39#define NUM_NO_OPS 5
40 40
41// PAL and NTSC line sizes and number of lines. 41/* PAL and NTSC line sizes and number of lines. */
42#define WIDTH_D1 720 42#define WIDTH_D1 720
43#define NTSC_LINES_PER_FRAME 480 43#define NTSC_LINES_PER_FRAME 480
44#define PAL_LINES_PER_FRAME 576 44#define PAL_LINES_PER_FRAME 576
diff --git a/drivers/staging/cx25821/cx25821-video.h b/drivers/staging/cx25821/cx25821-video.h
index 513eaba406e..cc6034b1a95 100644
--- a/drivers/staging/cx25821/cx25821-video.h
+++ b/drivers/staging/cx25821/cx25821-video.h
@@ -54,7 +54,7 @@
54 printk(KERN_DEBUG "%s/0: " fmt, dev->name, ## arg);\ 54 printk(KERN_DEBUG "%s/0: " fmt, dev->name, ## arg);\
55 } while (0) 55 } while (0)
56 56
57//For IOCTL to identify running upstream 57/* For IOCTL to identify running upstream */
58#define UPSTREAM_START_VIDEO 700 58#define UPSTREAM_START_VIDEO 700
59#define UPSTREAM_STOP_VIDEO 701 59#define UPSTREAM_STOP_VIDEO 701
60#define UPSTREAM_START_AUDIO 702 60#define UPSTREAM_START_AUDIO 702
@@ -81,7 +81,7 @@ extern struct sram_channel *channel9;
81extern struct sram_channel *channel10; 81extern struct sram_channel *channel10;
82extern struct sram_channel *channel11; 82extern struct sram_channel *channel11;
83extern struct video_device cx25821_videoioctl_template; 83extern struct video_device cx25821_videoioctl_template;
84//extern const u32 *ctrl_classes[]; 84/* extern const u32 *ctrl_classes[]; */
85 85
86extern unsigned int vid_limit; 86extern unsigned int vid_limit;
87 87
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