tegra: GPIO: Add support for T194 GPIO

Add T194 GPIO tables for AON and MAIN GPIO's
Add new compatible strings for T194 to support AON and MAIN GPIO's

Bug 1842952

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diff --git a/drivers/gpio/gpio-tegra186.c b/drivers/gpio/gpio-tegra186.c
index 8abbb1bac..86f37f7c2 100644
--- a/drivers/gpio/gpio-tegra186.c
+++ b/drivers/gpio/gpio-tegra186.c
@@ -1,7 +1,7 @@
 /*
  * GPIO driver for NVIDIA Tegra186
  *
- * Copyright (c) 2015-2016, NVIDIA CORPORATION.  All rights reserved.
+ * Copyright (c) 2015-2017, NVIDIA CORPORATION.  All rights reserved.
  *
  * Author: Suresh Mangipudi <smangipudi@nvidia.com>
  *
@@ -29,6 +29,7 @@
 #include <linux/irqchip/tegra.h>
 #include <linux/version.h>
 #include <dt-bindings/gpio/tegra186-gpio.h>
+#include <dt-bindings/gpio/tegra194-gpio.h>
 
 /* GPIO control registers */
 #define GPIO_ENB_CONFIG_REG                     0x00
@@ -349,6 +350,65 @@ static struct tegra_gpio_port_soc_info tegra_aon_gpio_cinfo[] = {
         TEGRA_AON_GPIO_PORT_INFO(FF, 0, 0, 5),
 };
 
+#define TEGRA194_MAIN_GPIO_PORT_INFO(port, cid, cind, npins)    \
+[TEGRA194_MAIN_GPIO_PORT_##port] = {                            \
+                .port_name = #port,                             \
+                .cont_id = cid,                                 \
+                .port_index = cind,                             \
+                .valid_pins = npins,                            \
+                .reg_index = 0,                                 \
+                .scr_offset = cid * 0x1000 + cind * 0x40,       \
+                .reg_offset = cid * 0x1000 + cind * 0x200,      \
+}
+
+#define TEGRA194_AON_GPIO_PORT_INFO(port, cid, cind, npins)     \
+[TEGRA194_AON_GPIO_PORT_##port] = {                             \
+                .port_name = #port,                             \
+                .cont_id = cid,                                 \
+                .port_index = cind,                             \
+                .valid_pins = npins,                            \
+                .reg_index = 1,                                 \
+                .scr_offset = cind * 0x40,                      \
+                .reg_offset = cind * 0x200,                     \
+}
+
+static struct tegra_gpio_port_soc_info tegra194_gpio_cinfo[] = {
+        TEGRA194_MAIN_GPIO_PORT_INFO(A, 0, 3, 8),
+        TEGRA194_MAIN_GPIO_PORT_INFO(B, 0, 4, 2),
+        TEGRA194_MAIN_GPIO_PORT_INFO(C, 4, 3, 8),
+        TEGRA194_MAIN_GPIO_PORT_INFO(D, 4, 4, 4),
+        TEGRA194_MAIN_GPIO_PORT_INFO(E, 4, 5, 4),
+        TEGRA194_MAIN_GPIO_PORT_INFO(F, 4, 6, 6),
+        TEGRA194_MAIN_GPIO_PORT_INFO(G, 4, 0, 8),
+        TEGRA194_MAIN_GPIO_PORT_INFO(H, 4, 1, 8),
+        TEGRA194_MAIN_GPIO_PORT_INFO(I, 4, 2, 5),
+        TEGRA194_MAIN_GPIO_PORT_INFO(J, 5, 1, 6),
+        TEGRA194_MAIN_GPIO_PORT_INFO(K, 3, 0, 8),
+        TEGRA194_MAIN_GPIO_PORT_INFO(L, 3, 1, 8),
+        TEGRA194_MAIN_GPIO_PORT_INFO(M, 2, 3, 8),
+        TEGRA194_MAIN_GPIO_PORT_INFO(N, 2, 4, 3),
+        TEGRA194_MAIN_GPIO_PORT_INFO(O, 5, 0, 6),
+        TEGRA194_MAIN_GPIO_PORT_INFO(P, 0, 0, 8),
+        TEGRA194_MAIN_GPIO_PORT_INFO(Q, 0, 1, 8),
+        TEGRA194_MAIN_GPIO_PORT_INFO(R, 0, 2, 6),
+        TEGRA194_MAIN_GPIO_PORT_INFO(S, 3, 2, 8),
+        TEGRA194_MAIN_GPIO_PORT_INFO(T, 3, 3, 8),
+        TEGRA194_MAIN_GPIO_PORT_INFO(U, 3, 4, 1),
+        TEGRA194_MAIN_GPIO_PORT_INFO(V, 1, 0, 8),
+        TEGRA194_MAIN_GPIO_PORT_INFO(W, 1, 1, 2),
+        TEGRA194_MAIN_GPIO_PORT_INFO(X, 2, 0, 8),
+        TEGRA194_MAIN_GPIO_PORT_INFO(Y, 2, 1, 8),
+        TEGRA194_MAIN_GPIO_PORT_INFO(Z, 2, 2, 8),
+};
+
+static struct tegra_gpio_port_soc_info tegra194_aon_gpio_cinfo[] = {
+        TEGRA194_AON_GPIO_PORT_INFO(AA, 0, 3, 8),
+        TEGRA194_AON_GPIO_PORT_INFO(BB, 0, 4, 4),
+        TEGRA194_AON_GPIO_PORT_INFO(CC, 0, 1, 8),
+        TEGRA194_AON_GPIO_PORT_INFO(DD, 0, 2, 3),
+        TEGRA194_AON_GPIO_PORT_INFO(EE, 0, 0, 7),
+};
+
 struct tegra_gpio_info;
 
 struct tegra_gpio_soc_info {
@@ -937,9 +997,25 @@ static const struct tegra_gpio_soc_info t186_aon_gpio_soc = {
         .nwakes = ARRAY_SIZE(tegra186_aon_gpio_wakes),
 };
 
+static const struct tegra_gpio_soc_info t194_gpio_soc = {
+        .name = "tegra-gpio",
+        .debug_fs_name = "tegra_gpio",
+        .port = tegra194_gpio_cinfo,
+        .nports = ARRAY_SIZE(tegra194_gpio_cinfo),
+};
+
+static const struct tegra_gpio_soc_info t194_aon_gpio_soc = {
+        .name = "tegra-gpio-aon",
+        .debug_fs_name = "tegra-gpio-aon",
+        .port = tegra194_aon_gpio_cinfo,
+        .nports = ARRAY_SIZE(tegra194_aon_gpio_cinfo),
+};
+
 static struct of_device_id tegra_gpio_of_match[] = {
         { .compatible = "nvidia,tegra186-gpio", .data = &t186_gpio_soc},
         { .compatible = "nvidia,tegra186-gpio-aon", .data = &t186_aon_gpio_soc},
+        { .compatible = "nvidia,tegra194-gpio", .data = &t194_gpio_soc},
+        { .compatible = "nvidia,tegra194-gpio-aon", .data = &t194_aon_gpio_soc},
         { },
 };
 
diff --git a/include/dt-bindings/gpio/tegra194-gpio.h b/include/dt-bindings/gpio/tegra194-gpio.h
new file mode 100644
index 000000000..5d4a481d3
--- /dev/null
+++ b/include/dt-bindings/gpio/tegra194-gpio.h
@@ -0,0 +1,101 @@
+/*
+ * This header provides constants for binding nvidia,tegra1i94-gpio*.
+ *
+ * The first cell in Tegra's GPIO specifier is the GPIO ID. The macros below
+ * provide names for this.
+ *
+ * The second cell contains standard flag values specified in gpio.h.
+ */
+
+#ifndef _DT_BINDINGS_GPIO_TEGRA194_GPIO_H
+#define _DT_BINDINGS_GPIO_TEGRA194_GPIO_H
+
+#include <dt-bindings/gpio/gpio.h>
+
+/* GPIOs implemented by main GPIO controller */
+#define TEGRA194_MAIN_GPIO_PORT_A 0
+#define TEGRA194_MAIN_GPIO_PORT_B 1
+#define TEGRA194_MAIN_GPIO_PORT_C 2
+#define TEGRA194_MAIN_GPIO_PORT_D 3
+#define TEGRA194_MAIN_GPIO_PORT_E 4
+#define TEGRA194_MAIN_GPIO_PORT_F 5
+#define TEGRA194_MAIN_GPIO_PORT_G 6
+#define TEGRA194_MAIN_GPIO_PORT_H 7
+#define TEGRA194_MAIN_GPIO_PORT_I 8
+#define TEGRA194_MAIN_GPIO_PORT_J 9
+#define TEGRA194_MAIN_GPIO_PORT_K 10
+#define TEGRA194_MAIN_GPIO_PORT_L 11
+#define TEGRA194_MAIN_GPIO_PORT_M 12
+#define TEGRA194_MAIN_GPIO_PORT_N 13
+#define TEGRA194_MAIN_GPIO_PORT_O 14
+#define TEGRA194_MAIN_GPIO_PORT_P 15
+#define TEGRA194_MAIN_GPIO_PORT_Q 16
+#define TEGRA194_MAIN_GPIO_PORT_R 17
+#define TEGRA194_MAIN_GPIO_PORT_S 18
+#define TEGRA194_MAIN_GPIO_PORT_T 19
+#define TEGRA194_MAIN_GPIO_PORT_U 20
+#define TEGRA194_MAIN_GPIO_PORT_V 21
+#define TEGRA194_MAIN_GPIO_PORT_W 22
+#define TEGRA194_MAIN_GPIO_PORT_X 23
+#define TEGRA194_MAIN_GPIO_PORT_Y 24
+#define TEGRA194_MAIN_GPIO_PORT_Z 25
+
+#define TEGRA194_MAIN_GPIO(port, offset) \
+        ((TEGRA194_MAIN_GPIO_PORT_##port * 8) + offset)
+
+/* GPIOs implemented by AON GPIO controller */
+#define TEGRA194_AON_GPIO_PORT_AA 0
+#define TEGRA194_AON_GPIO_PORT_BB 1
+#define TEGRA194_AON_GPIO_PORT_CC 2
+#define TEGRA194_AON_GPIO_PORT_DD 3
+#define TEGRA194_AON_GPIO_PORT_EE 4
+#define TEGRA194_AON_GPIO_PORT_FF 5
+
+#define TEGRA194_AON_GPIO(port, offset) \
+        ((TEGRA194_AON_GPIO_PORT_##port * 8) + offset)
+
+/* All pins */
+#define TEGRA_PIN_BASE_ID_A 0
+#define TEGRA_PIN_BASE_ID_B 1
+#define TEGRA_PIN_BASE_ID_C 2
+#define TEGRA_PIN_BASE_ID_D 3
+#define TEGRA_PIN_BASE_ID_E 4
+#define TEGRA_PIN_BASE_ID_F 5
+#define TEGRA_PIN_BASE_ID_G 6
+#define TEGRA_PIN_BASE_ID_H 7
+#define TEGRA_PIN_BASE_ID_I 8
+#define TEGRA_PIN_BASE_ID_J 9
+#define TEGRA_PIN_BASE_ID_K 10
+#define TEGRA_PIN_BASE_ID_L 11
+#define TEGRA_PIN_BASE_ID_M 12
+#define TEGRA_PIN_BASE_ID_N 13
+#define TEGRA_PIN_BASE_ID_O 14
+#define TEGRA_PIN_BASE_ID_P 15
+#define TEGRA_PIN_BASE_ID_Q 16
+#define TEGRA_PIN_BASE_ID_R 17
+#define TEGRA_PIN_BASE_ID_S 18
+#define TEGRA_PIN_BASE_ID_T 19
+#define TEGRA_PIN_BASE_ID_U 20
+#define TEGRA_PIN_BASE_ID_V 21
+#define TEGRA_PIN_BASE_ID_W 22
+#define TEGRA_PIN_BASE_ID_X 23
+#define TEGRA_PIN_BASE_ID_Y 24
+#define TEGRA_PIN_BASE_ID_Z 25
+#define TEGRA_PIN_BASE_ID_AA 26
+#define TEGRA_PIN_BASE_ID_BB 27
+#define TEGRA_PIN_BASE_ID_CC 28
+#define TEGRA_PIN_BASE_ID_DD 29
+#define TEGRA_PIN_BASE_ID_EE 30
+#define TEGRA_PIN_BASE_ID_FF 31
+
+#define TEGRA_PIN_BASE(port) (TEGRA_PIN_BASE_ID_##port * 8)
+
+#define TEGRA194_MAIN_GPIO_RANGE(st, end) \
+        ((TEGRA194_MAIN_GPIO_PORT_##end - TEGRA194_MAIN_GPIO_PORT_##st + 1) * 8)
+#define TEGRA194_MAIN_GPIO_BASE(port) (TEGRA194_MAIN_GPIO_PORT_##port * 8)
+
+#define TEGRA194_AON_GPIO_RANGE(st, end) \
+        ((TEGRA194_AON_GPIO_PORT_##end - TEGRA194_AON_GPIO_PORT_##st + 1) * 8)
+#define TEGRA194_AON_GPIO_BASE(port) (TEGRA194_AON_GPIO_PORT_##port * 8)
+
+#endif