1 files changed, 66 insertions, 64 deletions
diff --git a/arch/arm/mach-omap2/pm24xx.c b/arch/arm/mach-omap2/pm24xx.c
index 374299ea7ade..e321281ab6e1 100644
--- a/arch/arm/mach-omap2/pm24xx.c
+++ b/arch/arm/mach-omap2/pm24xx.c
@@ -70,8 +70,8 @@ static int omap2_fclks_active(void)
        f2 = cm_read_mod_reg(CORE_MOD, OMAP24XX_CM_FCLKEN2);
        /* Ignore UART clocks.  These are handled by UART core (serial.c) */
-        f1 &= ~(OMAP24XX_EN_UART1 | OMAP24XX_EN_UART2);
+        f1 &= ~(OMAP24XX_EN_UART1_MASK | OMAP24XX_EN_UART2_MASK);
-        f2 &= ~OMAP24XX_EN_UART3;
+        f2 &= ~OMAP24XX_EN_UART3_MASK;
        if (f1 | f2)
                return 1;
@@ -107,7 +107,7 @@ static void omap2_enter_full_retention(void)
        l = omap_ctrl_readl(OMAP2_CONTROL_DEVCONF0) | OMAP24XX_USBSTANDBYCTRL;
        omap_ctrl_writel(l, OMAP2_CONTROL_DEVCONF0);
-        omap2_gpio_prepare_for_retention();
+        omap2_gpio_prepare_for_idle(PWRDM_POWER_RET);
        if (omap2_pm_debug) {
                omap2_pm_dump(0, 0, 0);
@@ -141,7 +141,7 @@ no_sleep:
                tmp = timespec_to_ns(&ts_idle) * NSEC_PER_USEC;
                omap2_pm_dump(0, 1, tmp);
        }
-        omap2_gpio_resume_after_retention();
+        omap2_gpio_resume_after_idle();
        clk_enable(osc_ck);
@@ -170,7 +170,7 @@ static int omap2_i2c_active(void)
        u32 l;
        l = cm_read_mod_reg(CORE_MOD, CM_FCLKEN1);
-        return l & (OMAP2420_EN_I2C2 | OMAP2420_EN_I2C1);
+        return l & (OMAP2420_EN_I2C2_MASK | OMAP2420_EN_I2C1_MASK);
 }
 static int sti_console_enabled;
@@ -181,13 +181,13 @@ static int omap2_allow_mpu_retention(void)
        /* Check for MMC, UART2, UART1, McSPI2, McSPI1 and DSS1. */
        l = cm_read_mod_reg(CORE_MOD, CM_FCLKEN1);
-        if (l & (OMAP2420_EN_MMC | OMAP24XX_EN_UART2 |
+        if (l & (OMAP2420_EN_MMC_MASK | OMAP24XX_EN_UART2_MASK |
-                 OMAP24XX_EN_UART1 | OMAP24XX_EN_MCSPI2 |
+                 OMAP24XX_EN_UART1_MASK | OMAP24XX_EN_MCSPI2_MASK |
-                 OMAP24XX_EN_MCSPI1 | OMAP24XX_EN_DSS1))
+                 OMAP24XX_EN_MCSPI1_MASK | OMAP24XX_EN_DSS1_MASK))
                return 0;
        /* Check for UART3. */
        l = cm_read_mod_reg(CORE_MOD, OMAP24XX_CM_FCLKEN2);
-        if (l & OMAP24XX_EN_UART3)
+        if (l & OMAP24XX_EN_UART3_MASK)
                return 0;
        if (sti_console_enabled)
                return 0;
@@ -215,12 +215,12 @@ static void omap2_enter_mpu_retention(void)
                /* Try to enter MPU retention */
                prm_write_mod_reg((0x01 << OMAP_POWERSTATE_SHIFT) |
-                                  OMAP_LOGICRETSTATE,
+                                  OMAP_LOGICRETSTATE_MASK,
                                  MPU_MOD, OMAP2_PM_PWSTCTRL);
        } else {
                /* Block MPU retention */
-                prm_write_mod_reg(OMAP_LOGICRETSTATE, MPU_MOD,
+                prm_write_mod_reg(OMAP_LOGICRETSTATE_MASK, MPU_MOD,
                                                 OMAP2_PM_PWSTCTRL);
                only_idle = 1;
        }
@@ -288,7 +288,8 @@ static int omap2_pm_suspend(void)
        u32 wken_wkup, mir1;
        wken_wkup = prm_read_mod_reg(WKUP_MOD, PM_WKEN);
-        prm_write_mod_reg(wken_wkup & ~OMAP24XX_EN_GPT1, WKUP_MOD, PM_WKEN);
+        wken_wkup &= ~OMAP24XX_EN_GPT1_MASK;
+        prm_write_mod_reg(wken_wkup, WKUP_MOD, PM_WKEN);
        /* Mask GPT1 */
        mir1 = omap_readl(0x480fe0a4);
@@ -351,7 +352,7 @@ static void __init prcm_setup_regs(void)
        struct powerdomain *pwrdm;
        /* Enable autoidle */
-        prm_write_mod_reg(OMAP24XX_AUTOIDLE, OCP_MOD,
+        prm_write_mod_reg(OMAP24XX_AUTOIDLE_MASK, OCP_MOD,
                          OMAP2_PRCM_SYSCONFIG_OFFSET);
        /*
@@ -390,53 +391,54 @@ static void __init prcm_setup_regs(void)
        clkdm_add_wkdep(mpu_clkdm, wkup_clkdm);
        /* Enable clock autoidle for all domains */
-        cm_write_mod_reg(OMAP24XX_AUTO_CAM |
+        cm_write_mod_reg(OMAP24XX_AUTO_CAM_MASK |
-                         OMAP24XX_AUTO_MAILBOXES |
+                         OMAP24XX_AUTO_MAILBOXES_MASK |
-                         OMAP24XX_AUTO_WDT4 |
+                         OMAP24XX_AUTO_WDT4_MASK |
-                         OMAP2420_AUTO_WDT3 |
+                         OMAP2420_AUTO_WDT3_MASK |
-                         OMAP24XX_AUTO_MSPRO |
+                         OMAP24XX_AUTO_MSPRO_MASK |
-                         OMAP2420_AUTO_MMC |
+                         OMAP2420_AUTO_MMC_MASK |
-                         OMAP24XX_AUTO_FAC |
+                         OMAP24XX_AUTO_FAC_MASK |
-                         OMAP2420_AUTO_EAC |
+                         OMAP2420_AUTO_EAC_MASK |
-                         OMAP24XX_AUTO_HDQ |
+                         OMAP24XX_AUTO_HDQ_MASK |
-                         OMAP24XX_AUTO_UART2 |
+                         OMAP24XX_AUTO_UART2_MASK |
-                         OMAP24XX_AUTO_UART1 |
+                         OMAP24XX_AUTO_UART1_MASK |
-                         OMAP24XX_AUTO_I2C2 |
+                         OMAP24XX_AUTO_I2C2_MASK |
-                         OMAP24XX_AUTO_I2C1 |
+                         OMAP24XX_AUTO_I2C1_MASK |
-                         OMAP24XX_AUTO_MCSPI2 |
+                         OMAP24XX_AUTO_MCSPI2_MASK |
-                         OMAP24XX_AUTO_MCSPI1 |
+                         OMAP24XX_AUTO_MCSPI1_MASK |
-                         OMAP24XX_AUTO_MCBSP2 |
+                         OMAP24XX_AUTO_MCBSP2_MASK |
-                         OMAP24XX_AUTO_MCBSP1 |
+                         OMAP24XX_AUTO_MCBSP1_MASK |
-                         OMAP24XX_AUTO_GPT12 |
+                         OMAP24XX_AUTO_GPT12_MASK |
-                         OMAP24XX_AUTO_GPT11 |
+                         OMAP24XX_AUTO_GPT11_MASK |
-                         OMAP24XX_AUTO_GPT10 |
+                         OMAP24XX_AUTO_GPT10_MASK |
-                         OMAP24XX_AUTO_GPT9 |
+                         OMAP24XX_AUTO_GPT9_MASK |
-                         OMAP24XX_AUTO_GPT8 |
+                         OMAP24XX_AUTO_GPT8_MASK |
-                         OMAP24XX_AUTO_GPT7 |
+                         OMAP24XX_AUTO_GPT7_MASK |
-                         OMAP24XX_AUTO_GPT6 |
+                         OMAP24XX_AUTO_GPT6_MASK |
-                         OMAP24XX_AUTO_GPT5 |
+                         OMAP24XX_AUTO_GPT5_MASK |
-                         OMAP24XX_AUTO_GPT4 |
+                         OMAP24XX_AUTO_GPT4_MASK |
-                         OMAP24XX_AUTO_GPT3 |
+                         OMAP24XX_AUTO_GPT3_MASK |
-                         OMAP24XX_AUTO_GPT2 |
+                         OMAP24XX_AUTO_GPT2_MASK |
-                         OMAP2420_AUTO_VLYNQ |
+                         OMAP2420_AUTO_VLYNQ_MASK |
-                         OMAP24XX_AUTO_DSS,
+                         OMAP24XX_AUTO_DSS_MASK,
                         CORE_MOD, CM_AUTOIDLE1);
-        cm_write_mod_reg(OMAP24XX_AUTO_UART3 |
+        cm_write_mod_reg(OMAP24XX_AUTO_UART3_MASK |
-                         OMAP24XX_AUTO_SSI |
+                         OMAP24XX_AUTO_SSI_MASK |
-                         OMAP24XX_AUTO_USB,
+                         OMAP24XX_AUTO_USB_MASK,
                         CORE_MOD, CM_AUTOIDLE2);
-        cm_write_mod_reg(OMAP24XX_AUTO_SDRC |
+        cm_write_mod_reg(OMAP24XX_AUTO_SDRC_MASK |
-                         OMAP24XX_AUTO_GPMC |
+                         OMAP24XX_AUTO_GPMC_MASK |
-                         OMAP24XX_AUTO_SDMA,
+                         OMAP24XX_AUTO_SDMA_MASK,
                         CORE_MOD, CM_AUTOIDLE3);
-        cm_write_mod_reg(OMAP24XX_AUTO_PKA |
+        cm_write_mod_reg(OMAP24XX_AUTO_PKA_MASK |
-                         OMAP24XX_AUTO_AES |
+                         OMAP24XX_AUTO_AES_MASK |
-                         OMAP24XX_AUTO_RNG |
+                         OMAP24XX_AUTO_RNG_MASK |
-                         OMAP24XX_AUTO_SHA |
+                         OMAP24XX_AUTO_SHA_MASK |
-                         OMAP24XX_AUTO_DES,
+                         OMAP24XX_AUTO_DES_MASK,
                         CORE_MOD, OMAP24XX_CM_AUTOIDLE4);
-        cm_write_mod_reg(OMAP2420_AUTO_DSP_IPI, OMAP24XX_DSP_MOD, CM_AUTOIDLE);
+        cm_write_mod_reg(OMAP2420_AUTO_DSP_IPI_MASK, OMAP24XX_DSP_MOD,
+                         CM_AUTOIDLE);
        /* Put DPLL and both APLLs into autoidle mode */
        cm_write_mod_reg((0x03 << OMAP24XX_AUTO_DPLL_SHIFT) |
@@ -444,12 +446,12 @@ static void __init prcm_setup_regs(void)
                         (0x03 << OMAP24XX_AUTO_54M_SHIFT),
                         PLL_MOD, CM_AUTOIDLE);
-        cm_write_mod_reg(OMAP24XX_AUTO_OMAPCTRL |
+        cm_write_mod_reg(OMAP24XX_AUTO_OMAPCTRL_MASK |
-                         OMAP24XX_AUTO_WDT1 |
+                         OMAP24XX_AUTO_WDT1_MASK |
-                         OMAP24XX_AUTO_MPU_WDT |
+                         OMAP24XX_AUTO_MPU_WDT_MASK |
-                         OMAP24XX_AUTO_GPIOS |
+                         OMAP24XX_AUTO_GPIOS_MASK |
-                         OMAP24XX_AUTO_32KSYNC |
+                         OMAP24XX_AUTO_32KSYNC_MASK |
-                         OMAP24XX_AUTO_GPT1,
+                         OMAP24XX_AUTO_GPT1_MASK,
                         WKUP_MOD, CM_AUTOIDLE);
        /* REVISIT: Configure number of 32 kHz clock cycles for sys_clk
@@ -460,15 +462,15 @@ static void __init prcm_setup_regs(void)
        /* Configure automatic voltage transition */
        prm_write_mod_reg(2 << OMAP_SETUP_TIME_SHIFT, OMAP24XX_GR_MOD,
                          OMAP2_PRCM_VOLTSETUP_OFFSET);
-        prm_write_mod_reg(OMAP24XX_AUTO_EXTVOLT |
+        prm_write_mod_reg(OMAP24XX_AUTO_EXTVOLT_MASK |
                          (0x1 << OMAP24XX_SETOFF_LEVEL_SHIFT) |
-                          OMAP24XX_MEMRETCTRL |
+                          OMAP24XX_MEMRETCTRL_MASK |
                          (0x1 << OMAP24XX_SETRET_LEVEL_SHIFT) |
                          (0x0 << OMAP24XX_VOLT_LEVEL_SHIFT),
                          OMAP24XX_GR_MOD, OMAP2_PRCM_VOLTCTRL_OFFSET);
        /* Enable wake-up events */
-        prm_write_mod_reg(OMAP24XX_EN_GPIOS | OMAP24XX_EN_GPT1,
+        prm_write_mod_reg(OMAP24XX_EN_GPIOS_MASK | OMAP24XX_EN_GPT1_MASK,
                          WKUP_MOD, PM_WKEN);
 }

diff --git a/arch/arm/mach-omap2/pm24xx.c b/arch/arm/mach-omap2/pm24xx.c index 374299ea7ade..e321281ab6e1 100644 --- a/arch/arm/mach-omap2/pm24xx.c +++ b/arch/arm/mach-omap2/pm24xx.c
@@ -70,8 +70,8 @@ static int omap2_fclks_active(void)
70	f2 = cm_read_mod_reg(CORE_MOD, OMAP24XX_CM_FCLKEN2);	70	f2 = cm_read_mod_reg(CORE_MOD, OMAP24XX_CM_FCLKEN2);
71		71
72	/* Ignore UART clocks. These are handled by UART core (serial.c) */	72	/* Ignore UART clocks. These are handled by UART core (serial.c) */
73	f1 &= ~(OMAP24XX_EN_UART1 \| OMAP24XX_EN_UART2);	73	f1 &= ~(OMAP24XX_EN_UART1_MASK \| OMAP24XX_EN_UART2_MASK);
74	f2 &= ~OMAP24XX_EN_UART3;	74	f2 &= ~OMAP24XX_EN_UART3_MASK;
75		75
76	if (f1 \| f2)	76	if (f1 \| f2)
77	return 1;	77	return 1;
@@ -107,7 +107,7 @@ static void omap2_enter_full_retention(void)
107	l = omap_ctrl_readl(OMAP2_CONTROL_DEVCONF0) \| OMAP24XX_USBSTANDBYCTRL;	107	l = omap_ctrl_readl(OMAP2_CONTROL_DEVCONF0) \| OMAP24XX_USBSTANDBYCTRL;
108	omap_ctrl_writel(l, OMAP2_CONTROL_DEVCONF0);	108	omap_ctrl_writel(l, OMAP2_CONTROL_DEVCONF0);
109		109
110	omap2_gpio_prepare_for_retention();	110	omap2_gpio_prepare_for_idle(PWRDM_POWER_RET);
111		111
112	if (omap2_pm_debug) {	112	if (omap2_pm_debug) {
113	omap2_pm_dump(0, 0, 0);	113	omap2_pm_dump(0, 0, 0);
@@ -141,7 +141,7 @@ no_sleep:
141	tmp = timespec_to_ns(&ts_idle) * NSEC_PER_USEC;	141	tmp = timespec_to_ns(&ts_idle) * NSEC_PER_USEC;
142	omap2_pm_dump(0, 1, tmp);	142	omap2_pm_dump(0, 1, tmp);
143	}	143	}
144	omap2_gpio_resume_after_retention();	144	omap2_gpio_resume_after_idle();
145		145
146	clk_enable(osc_ck);	146	clk_enable(osc_ck);
147		147
@@ -170,7 +170,7 @@ static int omap2_i2c_active(void)
170	u32 l;	170	u32 l;
171		171
172	l = cm_read_mod_reg(CORE_MOD, CM_FCLKEN1);	172	l = cm_read_mod_reg(CORE_MOD, CM_FCLKEN1);
173	return l & (OMAP2420_EN_I2C2 \| OMAP2420_EN_I2C1);	173	return l & (OMAP2420_EN_I2C2_MASK \| OMAP2420_EN_I2C1_MASK);
174	}	174	}
175		175
176	static int sti_console_enabled;	176	static int sti_console_enabled;
@@ -181,13 +181,13 @@ static int omap2_allow_mpu_retention(void)
181		181
182	/* Check for MMC, UART2, UART1, McSPI2, McSPI1 and DSS1. */	182	/* Check for MMC, UART2, UART1, McSPI2, McSPI1 and DSS1. */
183	l = cm_read_mod_reg(CORE_MOD, CM_FCLKEN1);	183	l = cm_read_mod_reg(CORE_MOD, CM_FCLKEN1);
184	if (l & (OMAP2420_EN_MMC \| OMAP24XX_EN_UART2 \|	184	if (l & (OMAP2420_EN_MMC_MASK \| OMAP24XX_EN_UART2_MASK \|
185	OMAP24XX_EN_UART1 \| OMAP24XX_EN_MCSPI2 \|	185	OMAP24XX_EN_UART1_MASK \| OMAP24XX_EN_MCSPI2_MASK \|
186	OMAP24XX_EN_MCSPI1 \| OMAP24XX_EN_DSS1))	186	OMAP24XX_EN_MCSPI1_MASK \| OMAP24XX_EN_DSS1_MASK))
187	return 0;	187	return 0;
188	/* Check for UART3. */	188	/* Check for UART3. */
189	l = cm_read_mod_reg(CORE_MOD, OMAP24XX_CM_FCLKEN2);	189	l = cm_read_mod_reg(CORE_MOD, OMAP24XX_CM_FCLKEN2);
190	if (l & OMAP24XX_EN_UART3)	190	if (l & OMAP24XX_EN_UART3_MASK)
191	return 0;	191	return 0;
192	if (sti_console_enabled)	192	if (sti_console_enabled)
193	return 0;	193	return 0;
@@ -215,12 +215,12 @@ static void omap2_enter_mpu_retention(void)
215		215
216	/* Try to enter MPU retention */	216	/* Try to enter MPU retention */
217	prm_write_mod_reg((0x01 << OMAP_POWERSTATE_SHIFT) \|	217	prm_write_mod_reg((0x01 << OMAP_POWERSTATE_SHIFT) \|
218	OMAP_LOGICRETSTATE,	218	OMAP_LOGICRETSTATE_MASK,
219	MPU_MOD, OMAP2_PM_PWSTCTRL);	219	MPU_MOD, OMAP2_PM_PWSTCTRL);
220	} else {	220	} else {
221	/* Block MPU retention */	221	/* Block MPU retention */
222		222
223	prm_write_mod_reg(OMAP_LOGICRETSTATE, MPU_MOD,	223	prm_write_mod_reg(OMAP_LOGICRETSTATE_MASK, MPU_MOD,
224	OMAP2_PM_PWSTCTRL);	224	OMAP2_PM_PWSTCTRL);
225	only_idle = 1;	225	only_idle = 1;
226	}	226	}
@@ -288,7 +288,8 @@ static int omap2_pm_suspend(void)
288	u32 wken_wkup, mir1;	288	u32 wken_wkup, mir1;
289		289
290	wken_wkup = prm_read_mod_reg(WKUP_MOD, PM_WKEN);	290	wken_wkup = prm_read_mod_reg(WKUP_MOD, PM_WKEN);
291	prm_write_mod_reg(wken_wkup & ~OMAP24XX_EN_GPT1, WKUP_MOD, PM_WKEN);	291	wken_wkup &= ~OMAP24XX_EN_GPT1_MASK;
		292	prm_write_mod_reg(wken_wkup, WKUP_MOD, PM_WKEN);
292		293
293	/* Mask GPT1 */	294	/* Mask GPT1 */
294	mir1 = omap_readl(0x480fe0a4);	295	mir1 = omap_readl(0x480fe0a4);
@@ -351,7 +352,7 @@ static void __init prcm_setup_regs(void)
351	struct powerdomain *pwrdm;	352	struct powerdomain *pwrdm;
352		353
353	/* Enable autoidle */	354	/* Enable autoidle */
354	prm_write_mod_reg(OMAP24XX_AUTOIDLE, OCP_MOD,	355	prm_write_mod_reg(OMAP24XX_AUTOIDLE_MASK, OCP_MOD,
355	OMAP2_PRCM_SYSCONFIG_OFFSET);	356	OMAP2_PRCM_SYSCONFIG_OFFSET);
356		357
357	/*	358	/*
@@ -390,53 +391,54 @@ static void __init prcm_setup_regs(void)
390	clkdm_add_wkdep(mpu_clkdm, wkup_clkdm);	391	clkdm_add_wkdep(mpu_clkdm, wkup_clkdm);
391		392
392	/* Enable clock autoidle for all domains */	393	/* Enable clock autoidle for all domains */
393	cm_write_mod_reg(OMAP24XX_AUTO_CAM \|	394	cm_write_mod_reg(OMAP24XX_AUTO_CAM_MASK \|
394	OMAP24XX_AUTO_MAILBOXES \|	395	OMAP24XX_AUTO_MAILBOXES_MASK \|
395	OMAP24XX_AUTO_WDT4 \|	396	OMAP24XX_AUTO_WDT4_MASK \|
396	OMAP2420_AUTO_WDT3 \|	397	OMAP2420_AUTO_WDT3_MASK \|
397	OMAP24XX_AUTO_MSPRO \|	398	OMAP24XX_AUTO_MSPRO_MASK \|
398	OMAP2420_AUTO_MMC \|	399	OMAP2420_AUTO_MMC_MASK \|
399	OMAP24XX_AUTO_FAC \|	400	OMAP24XX_AUTO_FAC_MASK \|
400	OMAP2420_AUTO_EAC \|	401	OMAP2420_AUTO_EAC_MASK \|
401	OMAP24XX_AUTO_HDQ \|	402	OMAP24XX_AUTO_HDQ_MASK \|
402	OMAP24XX_AUTO_UART2 \|	403	OMAP24XX_AUTO_UART2_MASK \|
403	OMAP24XX_AUTO_UART1 \|	404	OMAP24XX_AUTO_UART1_MASK \|
404	OMAP24XX_AUTO_I2C2 \|	405	OMAP24XX_AUTO_I2C2_MASK \|
405	OMAP24XX_AUTO_I2C1 \|	406	OMAP24XX_AUTO_I2C1_MASK \|
406	OMAP24XX_AUTO_MCSPI2 \|	407	OMAP24XX_AUTO_MCSPI2_MASK \|
407	OMAP24XX_AUTO_MCSPI1 \|	408	OMAP24XX_AUTO_MCSPI1_MASK \|
408	OMAP24XX_AUTO_MCBSP2 \|	409	OMAP24XX_AUTO_MCBSP2_MASK \|
409	OMAP24XX_AUTO_MCBSP1 \|	410	OMAP24XX_AUTO_MCBSP1_MASK \|
410	OMAP24XX_AUTO_GPT12 \|	411	OMAP24XX_AUTO_GPT12_MASK \|
411	OMAP24XX_AUTO_GPT11 \|	412	OMAP24XX_AUTO_GPT11_MASK \|
412	OMAP24XX_AUTO_GPT10 \|	413	OMAP24XX_AUTO_GPT10_MASK \|
413	OMAP24XX_AUTO_GPT9 \|	414	OMAP24XX_AUTO_GPT9_MASK \|
414	OMAP24XX_AUTO_GPT8 \|	415	OMAP24XX_AUTO_GPT8_MASK \|
415	OMAP24XX_AUTO_GPT7 \|	416	OMAP24XX_AUTO_GPT7_MASK \|
416	OMAP24XX_AUTO_GPT6 \|	417	OMAP24XX_AUTO_GPT6_MASK \|
417	OMAP24XX_AUTO_GPT5 \|	418	OMAP24XX_AUTO_GPT5_MASK \|
418	OMAP24XX_AUTO_GPT4 \|	419	OMAP24XX_AUTO_GPT4_MASK \|
419	OMAP24XX_AUTO_GPT3 \|	420	OMAP24XX_AUTO_GPT3_MASK \|
420	OMAP24XX_AUTO_GPT2 \|	421	OMAP24XX_AUTO_GPT2_MASK \|
421	OMAP2420_AUTO_VLYNQ \|	422	OMAP2420_AUTO_VLYNQ_MASK \|
422	OMAP24XX_AUTO_DSS,	423	OMAP24XX_AUTO_DSS_MASK,
423	CORE_MOD, CM_AUTOIDLE1);	424	CORE_MOD, CM_AUTOIDLE1);
424	cm_write_mod_reg(OMAP24XX_AUTO_UART3 \|	425	cm_write_mod_reg(OMAP24XX_AUTO_UART3_MASK \|
425	OMAP24XX_AUTO_SSI \|	426	OMAP24XX_AUTO_SSI_MASK \|
426	OMAP24XX_AUTO_USB,	427	OMAP24XX_AUTO_USB_MASK,
427	CORE_MOD, CM_AUTOIDLE2);	428	CORE_MOD, CM_AUTOIDLE2);
428	cm_write_mod_reg(OMAP24XX_AUTO_SDRC \|	429	cm_write_mod_reg(OMAP24XX_AUTO_SDRC_MASK \|
429	OMAP24XX_AUTO_GPMC \|	430	OMAP24XX_AUTO_GPMC_MASK \|
430	OMAP24XX_AUTO_SDMA,	431	OMAP24XX_AUTO_SDMA_MASK,
431	CORE_MOD, CM_AUTOIDLE3);	432	CORE_MOD, CM_AUTOIDLE3);
432	cm_write_mod_reg(OMAP24XX_AUTO_PKA \|	433	cm_write_mod_reg(OMAP24XX_AUTO_PKA_MASK \|
433	OMAP24XX_AUTO_AES \|	434	OMAP24XX_AUTO_AES_MASK \|
434	OMAP24XX_AUTO_RNG \|	435	OMAP24XX_AUTO_RNG_MASK \|
435	OMAP24XX_AUTO_SHA \|	436	OMAP24XX_AUTO_SHA_MASK \|
436	OMAP24XX_AUTO_DES,	437	OMAP24XX_AUTO_DES_MASK,
437	CORE_MOD, OMAP24XX_CM_AUTOIDLE4);	438	CORE_MOD, OMAP24XX_CM_AUTOIDLE4);
438		439
439	cm_write_mod_reg(OMAP2420_AUTO_DSP_IPI, OMAP24XX_DSP_MOD, CM_AUTOIDLE);	440	cm_write_mod_reg(OMAP2420_AUTO_DSP_IPI_MASK, OMAP24XX_DSP_MOD,
		441	CM_AUTOIDLE);
440		442
441	/* Put DPLL and both APLLs into autoidle mode */	443	/* Put DPLL and both APLLs into autoidle mode */
442	cm_write_mod_reg((0x03 << OMAP24XX_AUTO_DPLL_SHIFT) \|	444	cm_write_mod_reg((0x03 << OMAP24XX_AUTO_DPLL_SHIFT) \|
@@ -444,12 +446,12 @@ static void __init prcm_setup_regs(void)
444	(0x03 << OMAP24XX_AUTO_54M_SHIFT),	446	(0x03 << OMAP24XX_AUTO_54M_SHIFT),
445	PLL_MOD, CM_AUTOIDLE);	447	PLL_MOD, CM_AUTOIDLE);
446		448
447	cm_write_mod_reg(OMAP24XX_AUTO_OMAPCTRL \|	449	cm_write_mod_reg(OMAP24XX_AUTO_OMAPCTRL_MASK \|
448	OMAP24XX_AUTO_WDT1 \|	450	OMAP24XX_AUTO_WDT1_MASK \|
449	OMAP24XX_AUTO_MPU_WDT \|	451	OMAP24XX_AUTO_MPU_WDT_MASK \|
450	OMAP24XX_AUTO_GPIOS \|	452	OMAP24XX_AUTO_GPIOS_MASK \|
451	OMAP24XX_AUTO_32KSYNC \|	453	OMAP24XX_AUTO_32KSYNC_MASK \|
452	OMAP24XX_AUTO_GPT1,	454	OMAP24XX_AUTO_GPT1_MASK,
453	WKUP_MOD, CM_AUTOIDLE);	455	WKUP_MOD, CM_AUTOIDLE);
454		456
455	/* REVISIT: Configure number of 32 kHz clock cycles for sys_clk	457	/* REVISIT: Configure number of 32 kHz clock cycles for sys_clk
@@ -460,15 +462,15 @@ static void __init prcm_setup_regs(void)
460	/* Configure automatic voltage transition */	462	/* Configure automatic voltage transition */
461	prm_write_mod_reg(2 << OMAP_SETUP_TIME_SHIFT, OMAP24XX_GR_MOD,	463	prm_write_mod_reg(2 << OMAP_SETUP_TIME_SHIFT, OMAP24XX_GR_MOD,
462	OMAP2_PRCM_VOLTSETUP_OFFSET);	464	OMAP2_PRCM_VOLTSETUP_OFFSET);
463	prm_write_mod_reg(OMAP24XX_AUTO_EXTVOLT \|	465	prm_write_mod_reg(OMAP24XX_AUTO_EXTVOLT_MASK \|
464	(0x1 << OMAP24XX_SETOFF_LEVEL_SHIFT) \|	466	(0x1 << OMAP24XX_SETOFF_LEVEL_SHIFT) \|
465	OMAP24XX_MEMRETCTRL \|	467	OMAP24XX_MEMRETCTRL_MASK \|
466	(0x1 << OMAP24XX_SETRET_LEVEL_SHIFT) \|	468	(0x1 << OMAP24XX_SETRET_LEVEL_SHIFT) \|
467	(0x0 << OMAP24XX_VOLT_LEVEL_SHIFT),	469	(0x0 << OMAP24XX_VOLT_LEVEL_SHIFT),
468	OMAP24XX_GR_MOD, OMAP2_PRCM_VOLTCTRL_OFFSET);	470	OMAP24XX_GR_MOD, OMAP2_PRCM_VOLTCTRL_OFFSET);
469		471
470	/* Enable wake-up events */	472	/* Enable wake-up events */
471	prm_write_mod_reg(OMAP24XX_EN_GPIOS \| OMAP24XX_EN_GPT1,	473	prm_write_mod_reg(OMAP24XX_EN_GPIOS_MASK \| OMAP24XX_EN_GPT1_MASK,
472	WKUP_MOD, PM_WKEN);	474	WKUP_MOD, PM_WKEN);
473	}	475	}
474		476