generic GPIO support for the Freescale Coldfire 527x.

Add support for the 5271 & 5275.

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Signed-off-by: Greg Ungerer <gerg@uclinux.org>

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diff --git a/arch/m68k/include/asm/m527xsim.h b/arch/m68k/include/asm/m527xsim.h
index 95f4f8ee8f7c..453356d72d80 100644
--- a/arch/m68k/include/asm/m527xsim.h
+++ b/arch/m68k/include/asm/m527xsim.h
@@ -54,6 +54,175 @@
 #define MCFSIM_DMR1             0x5c            /* SDRAM address mask 1 */
 #endif
 
+
+#ifdef CONFIG_M5271
+#define MCFGPIO_PODR_ADDR       (MCF_IPSBAR + 0x100000)
+#define MCFGPIO_PODR_DATAH      (MCF_IPSBAR + 0x100001)
+#define MCFGPIO_PODR_DATAL      (MCF_IPSBAR + 0x100002)
+#define MCFGPIO_PODR_BUSCTL     (MCF_IPSBAR + 0x100003)
+#define MCFGPIO_PODR_BS         (MCF_IPSBAR + 0x100004)
+#define MCFGPIO_PODR_CS         (MCF_IPSBAR + 0x100005)
+#define MCFGPIO_PODR_SDRAM      (MCF_IPSBAR + 0x100006)
+#define MCFGPIO_PODR_FECI2C     (MCF_IPSBAR + 0x100007)
+#define MCFGPIO_PODR_UARTH      (MCF_IPSBAR + 0x100008)
+#define MCFGPIO_PODR_UARTL      (MCF_IPSBAR + 0x100009)
+#define MCFGPIO_PODR_QSPI       (MCF_IPSBAR + 0x10000A)
+#define MCFGPIO_PODR_TIMER      (MCF_IPSBAR + 0x10000B)
+
+#define MCFGPIO_PDDR_ADDR       (MCF_IPSBAR + 0x100010)
+#define MCFGPIO_PDDR_DATAH      (MCF_IPSBAR + 0x100011)
+#define MCFGPIO_PDDR_DATAL      (MCF_IPSBAR + 0x100012)
+#define MCFGPIO_PDDR_BUSCTL     (MCF_IPSBAR + 0x100013)
+#define MCFGPIO_PDDR_BS         (MCF_IPSBAR + 0x100014)
+#define MCFGPIO_PDDR_CS         (MCF_IPSBAR + 0x100015)
+#define MCFGPIO_PDDR_SDRAM      (MCF_IPSBAR + 0x100016)
+#define MCFGPIO_PDDR_FECI2C     (MCF_IPSBAR + 0x100017)
+#define MCFGPIO_PDDR_UARTH      (MCF_IPSBAR + 0x100018)
+#define MCFGPIO_PDDR_UARTL      (MCF_IPSBAR + 0x100019)
+#define MCFGPIO_PDDR_QSPI       (MCF_IPSBAR + 0x10001A)
+#define MCFGPIO_PDDR_TIMER      (MCF_IPSBAR + 0x10001B)
+
+#define MCFGPIO_PPDSDR_ADDR     (MCF_IPSBAR + 0x100020)
+#define MCFGPIO_PPDSDR_DATAH    (MCF_IPSBAR + 0x100021)
+#define MCFGPIO_PPDSDR_DATAL    (MCF_IPSBAR + 0x100022)
+#define MCFGPIO_PPDSDR_BUSCTL   (MCF_IPSBAR + 0x100023)
+#define MCFGPIO_PPDSDR_BS       (MCF_IPSBAR + 0x100024)
+#define MCFGPIO_PPDSDR_CS       (MCF_IPSBAR + 0x100025)
+#define MCFGPIO_PPDSDR_SDRAM    (MCF_IPSBAR + 0x100026)
+#define MCFGPIO_PPDSDR_FECI2C   (MCF_IPSBAR + 0x100027)
+#define MCFGPIO_PPDSDR_UARTH    (MCF_IPSBAR + 0x100028)
+#define MCFGPIO_PPDSDR_UARTL    (MCF_IPSBAR + 0x100029)
+#define MCFGPIO_PPDSDR_QSPI     (MCF_IPSBAR + 0x10002A)
+#define MCFGPIO_PPDSDR_TIMER    (MCF_IPSBAR + 0x10002B)
+
+#define MCFGPIO_PCLRR_ADDR      (MCF_IPSBAR + 0x100030)
+#define MCFGPIO_PCLRR_DATAH     (MCF_IPSBAR + 0x100031)
+#define MCFGPIO_PCLRR_DATAL     (MCF_IPSBAR + 0x100032)
+#define MCFGPIO_PCLRR_BUSCTL    (MCF_IPSBAR + 0x100033)
+#define MCFGPIO_PCLRR_BS        (MCF_IPSBAR + 0x100034)
+#define MCFGPIO_PCLRR_CS        (MCF_IPSBAR + 0x100035)
+#define MCFGPIO_PCLRR_SDRAM     (MCF_IPSBAR + 0x100036)
+#define MCFGPIO_PCLRR_FECI2C    (MCF_IPSBAR + 0x100037)
+#define MCFGPIO_PCLRR_UARTH     (MCF_IPSBAR + 0x100038)
+#define MCFGPIO_PCLRR_UARTL     (MCF_IPSBAR + 0x100039)
+#define MCFGPIO_PCLRR_QSPI      (MCF_IPSBAR + 0x10003A)
+#define MCFGPIO_PCLRR_TIMER     (MCF_IPSBAR + 0x10003B)
+
+/*
+ * Generic GPIO support
+ */
+#define MCFGPIO_PODR                    MCFGPIO_PODR_ADDR
+#define MCFGPIO_PDDR                    MCFGPIO_PDDR_ADDR
+#define MCFGPIO_PPDR                    MCFGPIO_PPDSDR_ADDR
+#define MCFGPIO_SETR                    MCFGPIO_PPDSDR_ADDR
+#define MCFGPIO_CLRR                    MCFGPIO_PCLRR_ADDR
+
+#define MCFGPIO_PIN_MAX                 100
+#define MCFGPIO_IRQ_MAX                 8
+#define MCFGPIO_IRQ_VECBASE             MCFINT_VECBASE
+#endif
+
+#ifdef CONFIG_M5275
+#define MCFGPIO_PODR_BUSCTL     (MCF_IPSBAR + 0x100004)
+#define MCFGPIO_PODR_ADDR       (MCF_IPSBAR + 0x100005)
+#define MCFGPIO_PODR_CS         (MCF_IPSBAR + 0x100008)
+#define MCFGPIO_PODR_FEC0H      (MCF_IPSBAR + 0x10000A)
+#define MCFGPIO_PODR_FEC0L      (MCF_IPSBAR + 0x10000B)
+#define MCFGPIO_PODR_FECI2C     (MCF_IPSBAR + 0x10000C)
+#define MCFGPIO_PODR_QSPI       (MCF_IPSBAR + 0x10000D)
+#define MCFGPIO_PODR_SDRAM      (MCF_IPSBAR + 0x10000E)
+#define MCFGPIO_PODR_TIMERH     (MCF_IPSBAR + 0x10000F)
+#define MCFGPIO_PODR_TIMERL     (MCF_IPSBAR + 0x100010)
+#define MCFGPIO_PODR_UARTL      (MCF_IPSBAR + 0x100011)
+#define MCFGPIO_PODR_FEC1H      (MCF_IPSBAR + 0x100012)
+#define MCFGPIO_PODR_FEC1L      (MCF_IPSBAR + 0x100013)
+#define MCFGPIO_PODR_BS         (MCF_IPSBAR + 0x100014)
+#define MCFGPIO_PODR_IRQ        (MCF_IPSBAR + 0x100015)
+#define MCFGPIO_PODR_USBH       (MCF_IPSBAR + 0x100016)
+#define MCFGPIO_PODR_USBL       (MCF_IPSBAR + 0x100017)
+#define MCFGPIO_PODR_UARTH      (MCF_IPSBAR + 0x100018)
+
+#define MCFGPIO_PDDR_BUSCTL     (MCF_IPSBAR + 0x100020)
+#define MCFGPIO_PDDR_ADDR       (MCF_IPSBAR + 0x100021)
+#define MCFGPIO_PDDR_CS         (MCF_IPSBAR + 0x100024)
+#define MCFGPIO_PDDR_FEC0H      (MCF_IPSBAR + 0x100026)
+#define MCFGPIO_PDDR_FEC0L      (MCF_IPSBAR + 0x100027)
+#define MCFGPIO_PDDR_FECI2C     (MCF_IPSBAR + 0x100028)
+#define MCFGPIO_PDDR_QSPI       (MCF_IPSBAR + 0x100029)
+#define MCFGPIO_PDDR_SDRAM      (MCF_IPSBAR + 0x10002A)
+#define MCFGPIO_PDDR_TIMERH     (MCF_IPSBAR + 0x10002B)
+#define MCFGPIO_PDDR_TIMERL     (MCF_IPSBAR + 0x10002C)
+#define MCFGPIO_PDDR_UARTL      (MCF_IPSBAR + 0x10002D)
+#define MCFGPIO_PDDR_FEC1H      (MCF_IPSBAR + 0x10002E)
+#define MCFGPIO_PDDR_FEC1L      (MCF_IPSBAR + 0x10002F)
+#define MCFGPIO_PDDR_BS         (MCF_IPSBAR + 0x100030)
+#define MCFGPIO_PDDR_IRQ        (MCF_IPSBAR + 0x100031)
+#define MCFGPIO_PDDR_USBH       (MCF_IPSBAR + 0x100032)
+#define MCFGPIO_PDDR_USBL       (MCF_IPSBAR + 0x100033)
+#define MCFGPIO_PDDR_UARTH      (MCF_IPSBAR + 0x100034)
+
+#define MCFGPIO_PPDSDR_BUSCTL   (MCF_IPSBAR + 0x10003C)
+#define MCFGPIO_PPDSDR_ADDR     (MCF_IPSBAR + 0x10003D)
+#define MCFGPIO_PPDSDR_CS       (MCF_IPSBAR + 0x100040)
+#define MCFGPIO_PPDSDR_FEC0H    (MCF_IPSBAR + 0x100042)
+#define MCFGPIO_PPDSDR_FEC0L    (MCF_IPSBAR + 0x100043)
+#define MCFGPIO_PPDSDR_FECI2C   (MCF_IPSBAR + 0x100044)
+#define MCFGPIO_PPDSDR_QSPI     (MCF_IPSBAR + 0x100045)
+#define MCFGPIO_PPDSDR_SDRAM    (MCF_IPSBAR + 0x100046)
+#define MCFGPIO_PPDSDR_TIMERH   (MCF_IPSBAR + 0x100047)
+#define MCFGPIO_PPDSDR_TIMERL   (MCF_IPSBAR + 0x100048)
+#define MCFGPIO_PPDSDR_UARTL    (MCF_IPSBAR + 0x100049)
+#define MCFGPIO_PPDSDR_FEC1H    (MCF_IPSBAR + 0x10004A)
+#define MCFGPIO_PPDSDR_FEC1L    (MCF_IPSBAR + 0x10004B)
+#define MCFGPIO_PPDSDR_BS       (MCF_IPSBAR + 0x10004C)
+#define MCFGPIO_PPDSDR_IRQ      (MCF_IPSBAR + 0x10004D)
+#define MCFGPIO_PPDSDR_USBH     (MCF_IPSBAR + 0x10004E)
+#define MCFGPIO_PPDSDR_USBL     (MCF_IPSBAR + 0x10004F)
+#define MCFGPIO_PPDSDR_UARTH    (MCF_IPSBAR + 0x100050)
+
+#define MCFGPIO_PCLRR_BUSCTL    (MCF_IPSBAR + 0x100058)
+#define MCFGPIO_PCLRR_ADDR      (MCF_IPSBAR + 0x100059)
+#define MCFGPIO_PCLRR_CS        (MCF_IPSBAR + 0x10005C)
+#define MCFGPIO_PCLRR_FEC0H     (MCF_IPSBAR + 0x10005E)
+#define MCFGPIO_PCLRR_FEC0L     (MCF_IPSBAR + 0x10005F)
+#define MCFGPIO_PCLRR_FECI2C    (MCF_IPSBAR + 0x100060)
+#define MCFGPIO_PCLRR_QSPI      (MCF_IPSBAR + 0x100061)
+#define MCFGPIO_PCLRR_SDRAM     (MCF_IPSBAR + 0x100062)
+#define MCFGPIO_PCLRR_TIMERH    (MCF_IPSBAR + 0x100063)
+#define MCFGPIO_PCLRR_TIMERL    (MCF_IPSBAR + 0x100064)
+#define MCFGPIO_PCLRR_UARTL     (MCF_IPSBAR + 0x100065)
+#define MCFGPIO_PCLRR_FEC1H     (MCF_IPSBAR + 0x100066)
+#define MCFGPIO_PCLRR_FEC1L     (MCF_IPSBAR + 0x100067)
+#define MCFGPIO_PCLRR_BS        (MCF_IPSBAR + 0x100068)
+#define MCFGPIO_PCLRR_IRQ       (MCF_IPSBAR + 0x100069)
+#define MCFGPIO_PCLRR_USBH      (MCF_IPSBAR + 0x10006A)
+#define MCFGPIO_PCLRR_USBL      (MCF_IPSBAR + 0x10006B)
+#define MCFGPIO_PCLRR_UARTH     (MCF_IPSBAR + 0x10006C)
+
+
+/*
+ * Generic GPIO support
+ */
+#define MCFGPIO_PODR                    MCFGPIO_PODR_BUSCTL
+#define MCFGPIO_PDDR                    MCFGPIO_PDDR_BUSCTL
+#define MCFGPIO_PPDR                    MCFGPIO_PPDSDR_BUSCTL
+#define MCFGPIO_SETR                    MCFGPIO_PPDSDR_BUSCTL
+#define MCFGPIO_CLRR                    MCFGPIO_PCLRR_BUSCTL
+
+#define MCFGPIO_PIN_MAX                 148
+#define MCFGPIO_IRQ_MAX                 8
+#define MCFGPIO_IRQ_VECBASE             MCFINT_VECBASE
+#endif
+
+/*
+ * EPort
+ */
+
+#define MCFEPORT_EPDDR          (MCF_IPSBAR + 0x130002)
+#define MCFEPORT_EPDR           (MCF_IPSBAR + 0x130004)
+#define MCFEPORT_EPPDR          (MCF_IPSBAR + 0x130005)
+
+
 /*
  *      GPIO pins setups to enable the UARTs.
  */